KR970007820B1 - 반도체 장치의 금속배선시 콘택홀 형성방법 - Google Patents

반도체 장치의 금속배선시 콘택홀 형성방법 Download PDF

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Abstract

요약없음

Description

반도체 장치의 금속배선시 콘택홀 형성방법
제1도는 종래 반도체 장치의 금속배선시 콘택홀 형성 공정도.
제2도는 본 발명에 따른 반도체 장치의 금속배선시 콘택홀 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
11,21 : 반도체 기판,12,22,200 : 절연막,
13,23 : 콘택 부위,
14,24,15,25,16,26,202,202',203,203' : 도전체,
201 : 포토레지스트,H1,H2,H : 콘택홀,
S : 공간
본 발명은 반도체 장치의 금속배선시 제조방법에 관한 것으로, 특히 금속막 배선시 콘택 부위의 단차 피복성(step coverage)개선을 위하여 도전체로 이루어진 측벽 스페이서를 콘택홀 상부에 형성하며, 콘택홀의 사진식각 공정을 이용한 정의가 용이하고, 콘택 부위의 저항 문제를 개선시킬 수 있는 콘택홀의 식각 방법에 관한 것이다.
일반적으로 반도체 제조공정중 금속배선시 각각의 부위와 연결하기 위하여 콘택홀을 형성하게 되며, 이러한 콘택홀의 형성과정에 따라 이후의 공정 진행시 공정 마진에 영향을 미치게 된다.
종래 기술에서 사용하는 콘택홀의 형성 및 금속 배선 방법은 먼저, 콘택 부위를 사진식각공정으로 정의한 후 습식 및 건식 식각을 혼용하거나 건식 식각만을 실시하여 콘택홀을 형성한다. 그리고 콘택 부위에 배리어 금속을 증착한 후 플러그 형성 공정을 실시하여 도전체(blanket W)로써 콘택홀을 채우고 다른 도전체(Al)를 증착하여 금속 배선을 완성한다.
즉, 제1도는 반도체 제조공정중 금속배선시, 종래의 방법으로 콘택홀을 형성후 금속 배선을 완성한 소자의 단면 부분을 도시한 것으로서, 먼저 실리콘 기판(11)위에 반도체 소자의 각 구성 요소(도시 안됨)을 형성한 후, 금속 배선과 소자가 연결될 콘택부위(13)를 정의한 다음, 소자의 층간 절연막으로 사용되는 일정한 두께로 평탄화가 가능한 도핑되지 않는 산화막을 증착하여 층간 절연막(12)을 형성한다.
그 다음 실리콘 기판(11)의 콘택 부위 위에 콘택홀을 형성하기 위한 사진식각 공정으로 포토레지스트(도시 안함)을 도포하여 콘택홀 형성 부위를 정의한다.
상기 공정후 일정한 비율로 물(H2O)과 NH4F와 HF로 구성된 불산완충용액(NH4HF2)으로 등방성 식각을 실시하거나 또는 라운드 건식 식각으로 소정의 깊이로 층간 절연막(12)을 파낸다.
이어서, 마스크로 쓰였던 감광제(포토레지스트, 도시 안함)를 제거한다. 그리고 배리어 금속(TiN, TiW)등 도전층을 데포지션하여 배리어 금속막(14)을 형성한다.
이후 콘택홀에 플러그(15)를 형성하고 금속 배선막(16)을 형성하여 콘택홀 및 금속 배선을 완성한다.
상기와 같은 종래 반도체 장치의 금속배선시 콘택홀 형성방법은 콘택홀 형성 부위 정의시 콘택홀의 구멍 크기가 마이크로 미터 이하가 될 때 공정마진이 매우 작게되는 어려움이 있으며, 콘택 부위에서의 단차 피복성이 제어가 습식식각 또는 라운드 건식식각(round dry etch)에 의하여 결정되기 때문에 정확한 재현성이 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점 해결하기 위하여 형성될 최종 콘택홀 보다 그 구멍 크기가 조금 크게 일차 콘택홀을 콘택 부위 상부에 형성한다. 이때 콘택 부위까지 미치지 않도록 일차 콘택홀의 깊이를 조정하여 형성한다. 이렇게 형성된 일차 콘택홀의 측면에 도전체로 측벽 스페이서를 형성시킨 후 이를 이용하여 이차 콘택홀을 식각하여 형성하므로써 콘택 부위에서 단차 피복성이 우수한 금속막 배선을 형성할 수 있도록 하는 반도체 장치의 콘택홀 형성방법을 제공 하기 위한 것이다.
본 발명은 반도체 장치의 금속배선시 콘택홀 형성방법에 있어서, (가) 반도체 기판 반도체 소자의 각 구성 요소를 형성한 후, 소정 두께의 제1절연막을 증착하는 단계와, 제1절연막 위에 제2절연막을 형성하는 단계와, 콘택부위 상의 제1절연막, 제2절연막의 소정 부피를 제거하여 일차 콘택홀을 형성하는 단계와, (나) 제2절연막 표면과 제1콘택홀 내부면에 제1도전막을 소정의 두께로 형성하는 단계와, (다) 제1콘택홀 측면과 제2절연막 측면에 제1측벽 스페이서를 형성하는 단계와, (라) 콘택 부위를 노출시켜 최종 콘택홀을 형성하는 단계와, (마) 제2도전막을 상기 노출된 콘택 부위 표면에 형성하는 단계와, (바) 노출된 웨이퍼 전면에 제3도전막을 증착하는 단계와, (사) 제4도전막을 제3도전막 위에 증착하는 단계와, 제4도전막 일부와 제2절연막을 제거하여 제3도전막의 잔류물로 각각 플러그, 제2측벽 스페이서를 형성하는 단계와, 제5도전막을 증착하는 플러그와 전기적으로 연결되는 금속 배선을 형성하는 단계로 이루어진다.
이러한 방법으로 제조된 콘택홀은 상단에 제1콘택홀, 하단에 제2콘택홀로 이루어지며 제1콘택홀의 구멍 크기는 제2의 구멍 크기 보다 큰 구조로 이루어지며 : 이러한 기 차이 부위에 제1측벽 스페이서가 위치하며; 상기 제2콘택홀 측면과 상기 제1측벽 스페이서 측면에 제3도전막으로 이루어진 제2측벽 스페이서로 이루어진 반도체 장치의 콘택홀내부 구조를 갖는다.
제2도는 본 발명에 따른 반도체 장치의 금속막 재선시 콘택홀 형성공정도로서, 먼저 (가) 도에서와 같이 실리콘 기판(21)위에 종래 기술과 동일하게 반도체 소자의 각 구성 요소를 형성한 후, 이후 형성될 금속 배선과 소자가 연결된 콘택부위(23)를 정의한 다음 고집적 소자의 층간 절연막으로 사용되는 일정한 두께의 제1절연막으로 산화막(22)을 증착한다. 이때 평탄화가 필요한 경우 이러한 층간 절연막 위에 다시 일정한 두께로 평탄화가 가능한 산화막(BPSG,PSG,BSG등)을 증착하여 층간 절연막(도시 안함)을 형성한다.
그리고 종래의 기술과는 구별되는 단계로서, 산화막(22) 위에 산화막과 식각 선택비가 다른 제2절연막을 질화막(Si3N4, 200)을 사용하여 형성한다.
그 다음 일차 콘택홀을 형성하기 위하여 제2절연막 위에 포토레지스트(201)를 도포하고 최종 형성될 콘택홀의 구멍 크기보다 조금 크게 형성할 수 있는 마스크를 이용하여 노광 및 현상으로 포토레지스트 패턴(201)을 콘택 부위(23) 상부에 정의한다. 이때 이러한 마스크 크기의 증가분은 이후 형성될 도전체로 이루어진 제1측벽 스페이서(202')의 증착 두께를 고려하여 결정한다.
상기 공정후 (나)도와 같이 현상된 프토레지스트 패턴(201)을 이용하여 최종 콘택홀 형성을 위한 일차 식각을 실시하여 일차 콘택홀(H1)을 형성한다. 이때 일차 식각은 인접한 다른 층과의 리키지(leakage)를 고려하여 콘택 부위와는 관통되지 않을 정도의 깊이로 식각한다.
그다음 (다)도에서와 같이 제2절연막(200)인 질화막 표면과 제1콘택홀(H1) 내부면에 제1도전막(202)을 증착한다. 이때 제1도전막으로는 도핑된 폴리실리콘, 실리사이드, 티타늄 질화물(TiN), 텅스텐(W) 중 하나를 사용하며, 제1도전막의 증착 두께는 일차 콘택홀과 디자인 된 최종 콘택홀의 구멍의 크기 차이만큼 증착한다. 즉 이러한 콘택홀 구멍 크기 차이와 제1도전막의 증착 두께는 일치한다.
그리고 전면에 비등방성 식각을 실시하여 제2절연막(200)을 에치-스톱층으로 이용하여 식각하므로써 제1콘택홀(H1) 측면과 제2절연막(200) 측면에 제1도전막의 잔류물로 이루어진 제1측벽 스페이서(202')를 형성한다.
그리고 (라)도에서와 같이 제1측벽 스페이서(202')를 이용한 비등방성 식각으로 이차 콘택홀(H2)을 형성하기 위한 이차 식각을 실시하여 최종콘택홀(H)을 형성하므로써 콘택 부위(23)를 노출시킨다.
이후 (마)도와 같이 제2도전막(24)으로 배리어 금속막을 종래의 방법으로 이차 콘택홀 바닥면 즉 노출된 콘택 부위 표면에 형성한다. 이때 배리어 금속막은 티타늄 질화물(TiN), 티타늄 텅스텐(TiW) 등을 사용한다.
그리고 노출된 최종 콘택홀(H) 내부면과 배리어 금속막(24)의 표면을 포함하는 웨이퍼 전면에 제3도전막(203)을 증착한다. 이때 제3도전막은 제2도전막(24) 즉 배리어 금속과 같은 물질을 사용할 수 있으며, 증착 두께는 최종 콘택홀(H) 공간 내부에 금속 배선을 위한 플러그가 형성될 빈 공간(S)이 형성되도록 결정하여 증착한다. 또한 결과적으로 이후 단계에서 플러그가 형성된 후, 제1측벽 스페이서(202')와 함께 제2측벽 스페이서 『(바)도 203'』를 형성하게 되어 최종 콘택홀 측면 부위의 단차 피복성이 개선되어 콘택 부위의 저항이 개선된다.
상기 공정 후(바)도와 같이 제4도전막(25)을 제3도전막(203) 위에 증착한 다음, 제1절연막(22)을 에치-스톱층으로 이용하는 에치백을 웨이퍼 전면에 실시하여 제4도전막 일부와 제2절연막(200)인 질화막을 완전히 제거한다. 이때 제3도전막의 잔류물은 제1측벽 스페이서(202')와 함께 제2측벽 스페이서(203')를 형성한다. 또한 제4도전막(25)의 잔류물은(마) 단계에서의 빈공간(S)에 채워진 것이며 이후 형성될 금속 배선을 콘택 부위와 전기적으로 연결하는 플러그(25)가 되며, 티타늄 질화물(TiN)이나 텅스텐으로 형성된다.
이후 제5도전막(26)으로 알루미늄이나 텅스텐을 사용하여 플러그(25)와 연결되는 금속 배선을 형성한다.
이상에서 상술한 바와같이 본 발명은 종래 기술과 비교하여 도전 물질로 된 측벽 스페이서를 콘택홀 내부 측면에 형성하므로써 콘택홀의 실제 반경을 작게하여 콘택홀 형성을 위한 포토 공정의 마진 확보를 향상시키며, 또한 이러한 측벽 스페이서가 도전체로 형성되므로 콘택홀 측면 부위의 단차 피복성이 개선되어 콘택 부위의 저항이 개선되어 반도체 소자의 신뢰성을 향상시킨다.

Claims (13)

  1. 반도체 장치의 금속막 배선 형성 방법에 있어서, (가) 반도체 기판에 반도체 소자의 각 구성 요소를 형성한 후, 소정 두께의 제1절연막을 증착하는 단계와, 상기 제1절연막 위에 제2절연막을 형성하는 단계와, 콘택부위 상의 상기 제2절연막, 상기 제1절연막의 소정 부피를 제거하여 일차 콘택홀을 형성하는 단계와, (나) 제2절연막 표면과 제1콘택홀 내부면에 제1도전막을 소정의 두께로 형성하는 단계와, (다) 상기 제1콘택홀 측면과 상기 제2절연막 측면에 제1측벽 스페이서를 형성하는 단계와, (라) 상기 제2절연막과 제1측벽 스페이서를 마스크로하여 제1절연막을 비등방성 식각하여 콘택 부위를 노출시켜 최종 콘택홀을 형성하는 단계와, (마) 웨이퍼 전면에 금속층을 형성 후 금속 배선을 패터닝하는 단계로 이루어진 반도체 장치의 금속막 배선시 콘택홀 형성방법.
  2. 제1항에 있어서, (마) 단계는 : (1) 제2도전막을 상기 노출된 콘택 부위 표면에 형성하는 단계와 ; (2) 노출된 웨이퍼 전면에 제3도전막을 증착하는 단계와 ; (3) 제4도전막을 상기 제3도전막 위에 증착하는 단계와; 상기 제4도전막 일부와 상기 제2절연막을 제거하여 상기 제3도전막의 잔류물로 각각 플러그, 제2측벽 스페이서를 형성하는 단계와 ; 그리고 제5도전막을 증착하여 상기 플러그와 전기적으로 연결되는 금속 배선을 형성하는 단계를 추가로하여 이루어진 것이 특징인 반도체 장치의 금속막 배선시 콘택홀 형성 방법.
  3. 제1항에 있어서, (가) 단계에 있어서, 평탄화가 필요한 경우 이러한 제1절연막 위에 다시 일정한 두께로 평탄화가 가능한 산화막(BPSG,PSG,BSG등)을 증착하여 평탄화 하는 것이 특징인 반도체 장치의 금속막 배선시 콘택홀 형성 방법.
  4. 제1항에 있어서, (가) 단계에 있어서, 제2절연막은 제1절연막과 식각 선택비가 다른 물질로 형성하는 것이 특징인 반도체 장치의 금속막 배선시 콘택홀 형성 방법.
  5. 제4항에 있어서, 제2절연막은 질화막을 사용하는 것이 특징인 반도체 장치의 금속막 배선시 콘택홀 형성 방법.
  6. 제1항에 있어서, 상기 일차 콘택홀은 최종 형성될 콘택홀의 구멍크기보다 조금 크게 형성할 수 있는 마스크를 이용하여 사진식각공정으로 상기 콘택 부위와는 관통되지 않을 정도의 깊이로 식각하여 형성하는 것이 특징인 반도체 장치의 금속막 배선시 콘택홀 형성 방법.
  7. 제1항에 있어서, 제1도전막으로는 도핑된 폴리실리콘, 실리사이드, 티타늄 질화물(TiN), 텅스텐(W) 중 하나를 사용하는 것이 특징인 반도체 장치의 금속막 배선시 콘택홀 형성 방법.
  8. 제7항 및 제6항에 있어서, 상기 제1도전막의 증착 두께는 상기 마스크의 크기 중가분으로 증착하는 것이 특징인 반도체 장치의 금속 배선시 콘택홀 형성 방법.
  9. 제2항에 있어서, (1) 단계에서, 상기 제2도전막은 배리어 금속으로 티타늄 질화물(TiN), 티타늄 텅스텐(TiW)중 하나를 사용하는 것이 특징인 반도체 장치의 금속막 배선시 콘택홀 형성 방법.
  10. 제2항에 있어서, (2) 단계에서, 상기 제3도전막은 배리어 금속과 같은 물질을 사용하는 것이 특징인 반도체 장치의 금속막 배선시 콘택홀 형성 방법.
  11. 제2항에 있어서, (3) 단계에서 상기 제4도전막은 티타늄 질화물(TiN), 텅스텐 중 하나로 형성하는 것이 특징인 반도체 장치의 금속막 배선시 콘택홀 형성 방법.
  12. 반도체 장치의 콘택홀 구조에 있어서, 상기 콘택홀은 상단에 제1콘택홀, 하단에 제2콘택홀로 이루어지며 제1콘택홀의 구멍 크기는 제2콘택홀의 구멍 크기 보다 큰 구조로 이루어지며 : 이러한 크기 차이 부위에 제1측벽 스페이서가 위치하며 ; 제2콘텍홀 하부면에 제2도전막 ; 상기 제2콘택홀 측면과 상기 제1측벽 스페이서 측면에 제3도전막으로 이루어진 제2측벽 스페이서 ; 상기 제3도전막 위와 상기 제2측벽 스페이서로 이루어진 공간을 채우고 있는 제4도전막으로 이루어진 반도체 장치의 금속막 배선 후 콘택홀 내부구조.
  13. 반도체 장치의 콘택홀 구조에 있어서, 상기 콘택홀은 상단에 제1콘택홀, 하단에 제2콘택홀로 이루어지며 제1콘택홀의 구멍 크기는 제2콘택홀의 구멍 크기 보다 큰 구조로 이루어지며 : 이러한 크기 차이 부위에 제1측벽 스페이서가 위치하며 ; 상기 제2콘택홀 측면과 상기 제1측벽 스페이서 측면에 제3도전막으로 이루어진 제2측벽 스페이서로 이루어진 반도체 장치의 콘택홀 내부구조.
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