KR100203299B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 콘택홀 형성시에 마스크의 정렬 불량에 의해 금속배선과 실리콘 기판간의 단락이 발생되는 것을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공한다. 본 발명의 금속배선 형성방법은, 실리콘 기판상에 필드 산화막, 게이트 산화막, 게이트 전극, 층간절연막을 순차적으로 형성하는 단계; 상기 층간절연막을 식각하여 상기 게이트 전극의 일측 단부를 노출시키는 제1콘택홀을 형성하는 단계; 상기 층간절연막 상에 상기 제1 콘택홀을 매립시키는 전도막을 형성하는 단계; 상기 전도막 상에 게이트 전극의 일측 끝단과 동일 수직선상이거나 그 보다 안쪽에 배치되는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 하는 비등방성 식각 공정을 통해 상기 전도막을 식각하여 제2 콘택홀을 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 전체 구조 상부에 상기 제2 콘택홀을 매립시키는 매립절연막을 형성하는 단계; 상기 매립절연막, 전도막 및 층간절연막이 동시에 노출되어 표면 평탄화가 이루어질 때까지 상기 막들을 연마하는 단계; 및 상기 전도막 상에 금속배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.

Description

반도체 소자의 금속배선 형성방법
제1도는 게이트 전극과 콘택되는 금속배선 형성시의 소자 각 부분의 배열을 도시한 평면도.
제2도는 제1도에서 A-A선을 따라 절단한 단면도로서, 종래의 실시예에 따른 반도체 소자의 금속배선 형성시의 단면도.
제3도의 (a) 내지 (e)는 본 발명의 제1 실시예에 따른 반도체소자의 금속배선 형성방법을 설명하는 공정도.
제4도의 (a) 내지 (e)는 본 발명의 제2 실시예에 따른 반도체소자의 금속배선 형성방법을 설명하는 공정도.
제5도의 (a) 내지 (e)는 본 발명의 제3 실시예에 따른 반도체소자의 금속배선 형성방법을 설명하는 공정도.
제6도의 (a) 내지 (e)는 본 발명의 제4 실시예에 따른 반도체소자의 금속배선 형성방법을 설명하는 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 게이트 전극
7 : 층간절연막 8 : 전도막
8': 전도막 플러그 9 : 감광막 패턴
10 : 금속배선 12 : 매립절연막
13 : 질화막 20 : 제1 콘택홀
30 : 제2 콘택홀
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히, 금속배선과 실리콘 기판간의 단락을 방지할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
현재 반도체 장치의 집적도가 증가함에 따라 보다 미세화된 패턴이 요구되고 있다. 이에 따라, 레이아웃(Layout) 설정시, 공정 여유도가 최소화되고 있고, 이 결과, 초미세 콘택 형성을 위한 정렬시에 많은 어려움을 겪고 있다.
여기서, 콘택이라 함은 일반적으로 반도체 기판과 금속배선, 또는, 금속배선과 반도체 전극간의 전기적으로 연결함을 의미하며, 이러한 콘택을 이루기 위해서는, 하층 배선이 형성된 반도체 기판 상에 전기적 절연을 목적으로 하는 절연층을 증착한 후, 상기 절연층에 사진식각 공정에 의해 상기 하충 배선의 일부분을 노출시키는 콘택홀을 형성하고, 이어서, 금속막 또는 폴리 실리콘막을 콘택홀의 내부에 매립함으로써, 소정의 콘택을 이루게 된다.
첨부된 도면 제1도는 게이트 전극과 콘택되는 금속배선 형성시의 소자 각 부분의 배열을 도시한 평면도로서, 도면에서 도면 부호 4는 게이트 전극, 5는 소오스 전극, 6은 드레인 전극, 10은 금속배선, 20은 콘택형성용 마스크를 각각 나타낸다.
제2도는 제1도에서 A-A선을 따라 절단한 단면도로서, 종래 실시예에 따른 반도체 소자의 금속배선 형성시의 단면도이다.
이를 참조하여 종래 반도체 장치의 제조방법을 간단히 설명하면 다음과 같다.
제2도에 도시한 바와 같이, 실리콘 기판(1)에 필드 산화막(2), 게이트 산화막(3), 게이트 전극(4), 층간절연막(7)을 순차적으로 형성한 후에, 상기 층간절연막(7)을 선택적으로 식각하여 게이트 전극(4)을 노출시키는 콘택홀을 형성한 다음, 전면 상에 알루미늄 합금막을 증착하여 금속배선(10)을 형성한다.
그러나 상기와 같은 종래 방법은, 콘택홀 형성을 위한 선택 식각시에 식각 마스크의 정렬 불량이 발생하게 되면, 층간절연막(7) 뿐만 아니라 필드 산화막(2)이 과도 식각되어 금속배선(10)과 실리콘 기판(1)이 서로 단락되는 문제를 초래하게 된다.
따라서, 본 발명의 목적은, 본 발명은 콘택홀 형성시에 마스크의 정렬불량에 의해 금속배선과 실리콘 기판간의 단락이 발생되는 것을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 금속배선 형성방법은, 실리콘 기판 상에 필드 산화막, 게이트 산화막, 게이트 전극, 층간절연막을 순차적으로 형성하는 단계; 상기 층간절연막을 식각하여 상기 게이트 전극의 일측 단부를 노출시키는 제1콘택홀을 형성하는 단계; 상기 층간절연막 상에 상기 제1 콘택홀을 매립시키는 전도막을 형성하는 단계; 상기 전도막상에 게이트 전극의 일측 끝단과 동일 수직선상이거나 그 보다 안쪽에 배치되는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 하는 비등방성 식각 공정을 통해 상기 전도막을 식각하여 제2 콘택홀을 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 전체 구조 상부에 상기 제2 콘택홀을 매립시키는 매립절연막을 형성하는 단계; 상기 매립절연막, 전도막 및 충간절연막이 동시에 노출되어 표면 평탄화가 이루어질 때까지 상기 막들을 연마하는 단계; 및 상기 전도막 상에 금속배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
첨부한 도면 제3도 (a) 내지 (d)는 본 발명의 제1 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정도이다.
먼저, 제3도의 (a)를 참조하면, 실리콘 기판(1) 상에 공지의 방법으로 필드 산화막(2), 게이트 산화막(3), 게이트 전극(4), 및 층간절연막(7)을 순차적으로 형성하고, 이어서, 선택적인 사진식각 공정을 수행하여 상기 층간절연막(7)에 게이트 전극(4)의 일측 단부를 노출시키는 제1 콘택홀(20)을 형성한다. 이때, 도시된 바와 같이, 상기한 사진식각 공정에서 마스크의 정렬 불량과 층간절연막(7)이 과도 식각되는 것에 의해 필드 산화막(2)의 일부도 함께 식각된다.
제3도의 (b)를 참조하면, 전체 구조의 상부에 제1 콘택홀을 매립시키는 전도막(8), 예컨데, 도핑된 폴리실리콘막을 형성하거나, 또는, 상기한 도핑된 폴리실리콘막과 티타늄(Ti), 탄탈륨(Ta), 몰리브데늄(Mo), 혹은, 텅스텐(W) 중에서 선택되는 하나의 전이 금속으로된 금속막의 적층막을 형성한다. 상기한 전도막(8)은 2,000 내지 7,000Å 두께를 형성한다. 이어서, 전도막(8)상에 감광막 패턴(9)을 형성한다. 여기서, 감광막 패턴(9)은 그의 끝단이 상기 게이트 전극(4)의 끝단과 동일 수직선상이거나, 또는, 안쪽에 배치되도록 형성한다.
다음으로, 상기 감광막 패턴(9)을 식각장벽으로 하는 비등방성 식각 공정을 수행하여 노출된 전도막(8) 부분을 제거함으로써, 제2 콘택홀(30)을 형성하고, 이어서, 상기 감광막 패턴을 제거하여 제3 도의 (c)와 같은 구조를 형성한다. 여기서, 비등방성 식각 공정시에는 필드 산화막(2) 내에 형성된 상기 제2콘택홀(30) 내부에 전도막(8)이 잔류되지 않도록 충분하게 과도 식각을 실시한다.
제3도의 (d)를 참조하면, 상기 제2콘택홀(30) 내부가 매립되도록 전체 구조 상부에 화학기상증착법(CVD)으로 매립절연막(12), 예컨데, 실리콘산화막 또는 실리콘질화막을 1,000 내지 3,OOOÅ 두께로 형성하고, 이어서, 매립절연막(12), 전도막(8) 및 층간절연막(7)이 동시에 노출되어 표면 평탄화가 이루어질 때까지 상기 막들을 화학적기계연마(Chemical-Mechanical Polishing; CMP) 공정을 통해 연마한다. 이 결과, 표면 평탄화가 달성됨은 물론 제2콘택홀 내에는 전도막 플러그(8')가 형성된다.
제3도의 (e)를 참조하면, 전도막 플러그(8') 상에 공지된 공정으로 금속배선(10)을 형성한다.
본 발명의 제1 실시예에 따르면, 제3도 (e)에 도시된 마와 같이, 전도막 플러그(8')에 의해 금속배선(10)과 실리콘 기판(1)은 전기적으로 절연된다. 따라서, 콘택홀 형성시에 비록 마스크의 정렬 불량이 발생되고, 아울러, 필드 산화막(2)의 과도 식각이 일어날지라도, 상기 매립절연막(12)에 의해 전도막 플러그(8') 및 금속배선(10)이 실리콘 기판(1)과는 완전히 절연되기 때문에, 금속배선(10)과 실리콘 기판(1)간의 단락은 방지된다.
첨부한 도면 제4도는 본 발명의 제2 실시예에 따른 금속배선 형성방법을 설명하는 공정도이다.
제2 실시예는 제1 실시예와 거의 동일한 공정으로 이루어지지만, 층간절연막을 도포후, 그 상부에 질화막을 도포한 상태로 후속 공정을 진행하게 된다.
즉, 제4도의 (a)에 도시된 바와 같이, 전술한 제1 실시예와 동일한 수순으로 충간절연막(7)을 형성한 다음, 층간절연막(7) 상에 질화막(13)을 약 500 내지 1,OOOÅ 두께로 전면 증착하고, 이어서, 상기 질화막(13)과 층간절연막(7)의 소정 부분을 선택적으로 식각하여 게이트 전극(2)의 일측 단부를 노출시키는 제1 콘택홀(20)을 형성한다.
그런 다음, 제4도 (b) 및 (c)에 도시된 바와 같이, 전술한 제1실시예와 마찬가지로, 제2의 콘택홀을 매립하는 매립절연막(8)의 형성을 완료한 후에, 제4 도 (d)에 도시한 구조를 얻기 위하여, 화학-기계적 연마공정을 실시한다. 여기서, 질화막은 상기 화학-기계적 연마 단계에서 제거된다.
이 후, 제4도 (e)에 도시된 바와 같이, 절연막 플러그(8') 상에 금속배선(10)을 형성한다.
본 발명의 제2 실시예는 상기한 두 가지 공정외에는 제1 실시예와 동일하며, 상기 제1 실시예와 마찬가지로, 식각 마스크의 정렬 불량이 발생될지라도, 금속배선(10)과 실리콘 기판(1)간의 단락은 방지된다.
첨부한 도면 제5도는 본 발명의 제3 실시예에 따른 반도체 소자의 금속배선 형성방법을 보여 주는 공정도이다.
우선, 제5도의 (a)에 도시된 바와 같이, 실리콘 기판(1) 상에 공지의 방법으로 필드 산화막(2), 게이트 산화막(3), 게이트 전극(4), 층간절연막(7)을 순차적으로 형성하고, 이어서, 공지된 사진식각 공정을 통해 게이트 전극(4)의 일측 단부를 노출시키는 제1 콘택홀(20)을 형성한다. 이때, 도시된 바와 같이, 마스크의 정렬 불량과 충간절연막(7)이 과도 식각되는 것에 의해 필드 산화막(2)의 일부도 함께 식각된다.
제5도의 (b)에 도시된 바와 같이, 전체 구조의 상부에 전도막(8), 예를 들면, 약 2,000 내지 7,OOOÅ 두께를 갖는 도핑된 폴리실리콘막을 형성하거나, 또는, 상기한 도핑된 폴리실리콘막과 티타늄(Ti), 탄탈륨(Ta), 몰리브데늄(Mo), 혹은, 텅스텐(W) 중에서 선택되는 하나의 전이 금속으로된 금속막의 적층막을 형성하고, 이어서, 전도막(8) 상에 감광막 패턴(9)을 형성한다. 여기서, 감광막 패턴(9)은 그의 끝단이 상기 게이트 전극(4)의 끝단과 동일 수직선상이거나, 또는, 안쪽에 배치되도록 형성한다.
다음으로, 상기 감광막 패턴(9)을 식각장벽으로 하는 비등방성 식각 공정을 수행하여 노출된 전도막(8) 부분을 제거함으로써, 제2 콘택홀(30)을 형성하고, 이어서, 상기 감광막 패턴을 제거하여 제5도의 (c)와 같은 구조를 형성한다. 여기서, 비등방성 식각 공정시에는 필드 산화막(2) 내에 형성된 상기 제2콘택홀(30) 내부에 전도막(8)이 잔류되지 않도록 충분하게 과도 식각을 실시한다.
이어서, 제5도의 (d)에 도시된 바와 같이, 상기 제2 콘택홀(30)이 완전히 매립되도록 전체 상부에 화학기상증착법(CVD)으로 실리콘산화막 또는 실리콘질화막으로된 매립절연막(12)을 1,000 내지 3,OOOÅ 두께로 형성하고, 이것을 전면 식각(Blanket Etch)한다.
그리고 나서, 제5도의 (e)에 도시된 바와 같이, 전도막(8)을 전면 식각하여 표면 평탄화를 달성함과 동시에 전도막 플러그(8')를 형성한 후에, 상기 전도막 플러그(8') 상에 금속배선(10)을 형성한다.
본 발명의 제3 실시예도 전술한 실시예들과 마찬가지로 금속배선(10)과 실리콘 기판(1)간의 단락은 방지된다.
첨부한 도면 제6도는 본 발명의 제4 실시예에 따른 금속배선 형성방법을 설명하는 공정 흐름도이다.
제4 실시예가 제3 실시예와 다른 부분은 제6도의 (a)에 도시된 바와 같이, 층간절연막(7)을 형성하는 단계와 제1 콘택홀(20)을 형성하는 단계 사이에 질화막(13)을 약 500 내지 1,000Å 두께로 전면 증착하는 단계를 포함한다. 이에 따라, 제1 콘택홀(20)의 형성시에는 층간절연막(7)은 물론 그 상부의 질화막(13)도 식각된다.
그런 다음, 제6도의 (c)에 도시된 바와 같이, 제2 콘택홀(30)을 매립하도록 화학기상증착법(CVD)으로 실리콘산화막 또는 실리콘질화막의 매립절연막(12)을 1,000 내지 2,000Å 두께로 형성하고, 제6도의 (d)에 도시된 바와 같이, 전면 식각(Blanket Etch)을 실시하여 질화막(13)과 전도막(8)을 노출시킨다.
다음으로, 제6도 (e)에 도시된 바와 같이, 전도막(8)을 전면 식각하여 전도막 플러그(8')를 형성한 다음, 상기 전도막 플러그(8') 상에 금속배선(10)을 형성한다.
본 발명의 제4 실시예도 전술한 실시예들과 마찬가지로 제2 콘택홀 매립된 매립절연막(12)에 의해 금속배선(10)과 실리콘 기판(1)은 전기적으로 절연된다.
이상에서 설명한 바와 같이, 본 발명의 금속배선 제조방법은 게이트전극과 금속배선간을 콘택시키기 위한 콘택홀의 형성시에 마스크의 정렬 불량에 의하여 금속배선과 실리콘 기판이 단락되는 것을 방지할 수 있게 된다. 따라서, 그 제조 수율의 저하를 방지할 수 있다.
여기에서는 본 발명의 특정실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (11)

  1. 실리콘 기판 상에 필드 산화막, 게이트 산화막, 게이트 전극, 층간절연막을 순차적으로 형성하는 단계; 상기 층간절연막의 소정 부분을 선택적으로 식각하여 상기 게이트 전극의 일측 단부를 노출시키는 제1콘택홀을 형성하는 단계; 상기 층간절연막 상에 상기 제1 콘택홀을 매립시키는 전도막을 형성하는 단계; 상기 전도막 상에 게이트 전극의 일측 끝단과 동일수직선상이거나 그 보다 안쪽에 배치되는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 하는 비등방성 식각 공정을 통해 상기 전도막을 식각하여 제2 콘택홀을 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 전체 구조 상부에 상기 제2 콘택홀을 매립시키는 매립절연막을 형성하는 단계; 상기 매립절연막, 전도막 및 층간절연막이 동시에 노출되어 표면 평탄화가 이루어질 때까지 상기 막들을 연마하는 단계; 및 상기 전도막 상에 금속배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제1항에 있어서, 상기 층간절연막을 형성하는 단계와 상기 층간절연막에 콘택홀을 형성하는 단계 사이에 질화막을 소정 두께만큼 도포하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제1항에 있어서, 상기 전도막은 2,000 ∼ 7,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제1항 또는 제3항에 있어서, 상기 전도막은 도핑된 다결정실리콘막으로 형성하거나, 또는, 상기한 도핑된 폴리실리콘막과, 티타늄(Ti), 탄탈륨(Ta), 몰리브데늄(Mo), 혹은, 텅스텐(W) 중에서 선택되는 하나의 전이금속으로된 금속막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제1항에 있어서, 상기 전도막에 대한 비등방성 식각은 과도 식각으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제1항에 있어서, 상기 매립절연막은 실리콘산화막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제1항에 있어서, 상기 매립절연막은 실리콘질화막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 제6항에 있어서, 상기 실리콘산화막은 화학기상증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  9. 제7항에 있어서, 상기 실리콘 질화막은 화학기상증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  10. 제1항에 있어서, 상기 매립절연막은 1,000 내지 3,000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  11. 제2항에 있어서, 상기 질화막은 500 ∼ 1,000Å의 두께로 형성하는것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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