KR0179289B1 - 금속배선 형성방법 - Google Patents

금속배선 형성방법 Download PDF

Info

Publication number
KR0179289B1
KR0179289B1 KR1019960011062A KR19960011062A KR0179289B1 KR 0179289 B1 KR0179289 B1 KR 0179289B1 KR 1019960011062 A KR1019960011062 A KR 1019960011062A KR 19960011062 A KR19960011062 A KR 19960011062A KR 0179289 B1 KR0179289 B1 KR 0179289B1
Authority
KR
South Korea
Prior art keywords
insulating film
forming
plug pattern
wiring
film
Prior art date
Application number
KR1019960011062A
Other languages
English (en)
Other versions
KR970072080A (ko
Inventor
김용권
김창열
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019960011062A priority Critical patent/KR0179289B1/ko
Priority to DE19626039A priority patent/DE19626039C2/de
Priority to US08/712,603 priority patent/US5821164A/en
Priority to JP8297949A priority patent/JP2952574B2/ja
Publication of KR970072080A publication Critical patent/KR970072080A/ko
Application granted granted Critical
Publication of KR0179289B1 publication Critical patent/KR0179289B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268

Abstract

본 발명은 금속배선 형성방법에 관한 것으로, 금속배선공정의 용이성과 생산성 향상에 적당하도록 한 것이다.
본 발명에 따른 금속배선 형성방법은 반도체기판을 준비하는 단계; 상기 반도체기판상에 1차배선을 형성하는 단계; 상기 1차배선상에 플러그패턴을 형성하는 단계; 상기 플러그패턴을 포함한 1차배선의 노출된 표면위에 적어도 한개 이상의 절연막을 증착하는 단계; 상기 적어도 한개 이상의 절연막을 평탄화시킴과 동시에 상기 플러그패턴을 제거하여 상기 1차배선을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀내에 상기 1차배선과 접속되도록 2차배선을 형성하는 단계를 포함하여 이루어진다.

Description

금속배선 형성방법
제1a∼1g도는 종래의 금속배선 형성공정도.
제2a~2f도는 본 발명의 실시예 1에 따른 금속배선 형성공정도.
제3a~3f도는 본 발명의 실시예 2에 따른 금속배선 형성공정도.
제4a~4g도는 본 발명의 실시예 3에 따른 금속배선 형성공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 도전층
12a : 1차배선 13 : 감광막
13a : 플러그패턴 14, 14a : 층간절연막
15 : 콘택홀 16 : 2차배선
본 발명은 반도체소자의 금속배선에 관한 것으로, 특히 금속배선공정의 용이성과 생산성 향상에 적당하도록 한 금속배선 형성방법에 관한 것이다.
일반적으로 반도체소자의 금속배선 형성방법에 있어서, 반도체소자의 고집적화 경향에 따라 기판에 다수층을 적층하여 어느 한정된 영역에 원하는 소자를 제작하였다.
그러나 특히 다층절연막들과 배선형성으로 인하여 기판표면의 높낮이, 즉 단차가 커지게 되었다.
이로 인해 사진식각공정시에 촛점심도 확보의 어려움, 배선간의 단선, 스트레스 마이그레이션(stress migration), 일렉트로 마이그레이션(electro migration) 등의 문제점이 발생하였다.
이러한 문제점을 해결하기 위한 방법으로서 화학기계적연마(CMP : Chemical Mechanical Polishing)공정에 의해 층간절연막을 평탄화시키는 방법을 사용하게 되었다.
이러한 화학기계적연마(CMP)공정은 글로벌(global) 평탄화를 가능하게 해준다. 이러한 관점에서, 종래 기술인 US 특허 제5302551호에서는 1차배선위에 2층의 절연막을 형성하고, 상기 절연막을 화학기계적연마(CMP)에 의해 평탄화를 실시한다.
또한 상기 절연막위에 다시 절연막을 형성하고, 상기 절연막을 건식식각법에 의해 선택적으로 제거하여 2차 배선접속용 콘택홀을 형성하는 방법을 사용하였다.
이러한 종래의 금속배선 형성기술을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1a~1g 도는 종래의 금속배선 형성공정도이다.
종래의 금속배선 형성방법은, 먼저 제1a도에 도시된 바와 같이, 반도체기판(1)을 준비하고, 상기 반도체기판(1)상에 금속물질을 증착하여 도전층(2)을 형성한다.
이어서, 제1b도에 도시된 바와 같이, 사진석판술(photolithography) 및 식각공정에 의해 상기 도전층(2)을 선택적으로 제거하여 1차배선(2a)을 형성한다.
그다음 제1c도에 도시된 바와 같이, 상기 1차배선(2a)과 반도체기판(1)의 노출된 표면위에 산화막을 증착하여 제1층간절연막(3)을 형성한다.
이어서 제1d도에 도시된 바와 같이, 상기 제1층간절연막(3)위에 산화막을 두껍게 증착하여 제2층간절연막(4)을 형성한다.
그다음 제1e도에 도시된 바와 같이, 상기 제1층간절연막(3) 상부표면이 노출되도록 화학기계적연마공정(CMP) 또는 에치백공정에 의해 상기 제2층간절연막(4)을 적정두께 만큼 제거하여 평탄화시킨다.
이어서 평탄화된 제2층간절연막(4a)과 상기 제1층간절연막(3)의 노출된 표면위에 제3층간절연막(5)을 형성한다.
그다음 제1f도에 도시된 바와 같이, 사진석판술 및 건식식각공정에 의해 상기 1차배선(2a)이 노출되도록 상기 제3층간절연막(5)과 제1층간절연막(3a)의 일부분을 선택적으로 제거하여 2차 배선접속용 콘택홀(6)을 형성한다.
이어서 제1g도에 도시된 바와 같이, 상기 콘택홀(6)을 포함한 상기 제3층간절연막(5a)의 노출된 표면위에 금속물질을 증착하고, 사진석판술 및 식각공정 또는, 에치백공정에 의해 상기 금속물질을 선택적으로 제거하여 2차배선(7)을 형성하므로써 금속배선공정을 완료한다.
상기에서 설명한 바와 같이, 종래 금속배선 형성방법에 있어서는 다음과 같은 문제점이 있다.
첫째, 종래의 금속배선 형성방법에 있어서는 상,하부배선용 콘택홀 형성시에 건식식각법을 이용하기 때문에 플러그패턴, 즉 2차배선의 깊이에 따라 식각두께가 달라지게 된다.
따라서 플라즈마에 의해 과도하게 노출되는 부분이 생기게 되므로써 데미지(damage)를 받게 된다.
둘째, 종래의 금속배선 형성방법에 있어서는 층간절연막 형성시에 별도의 연마스톱층(polishing stop layer)를 추가로 형성해야 하므로 공정이 어렵고 복잡해진다.
본 발명은 상기 종래 문제점을 해결하기 위하여 안출한 것으로, 금속배선공정의 용이성과 생산성 향상에 적당하도록 한 금속배선 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 금속배선 형성방법은 반도체기판을 준비하는 단계; 상기 반도체기판상에 1차배선을 형성하는 단계; 상기 1차배선상에 플러그패턴을 형성하는 단계; 상기 플러그패턴을 포함한 1차배선의 노출된 표면위에 적어도 한개 이상의 절연막을 형성하는 단계; 상기 적어도 한개 이상의 절연막을 평탄화시킴과 동시에 상기 플러그패턴을 제거하여 상기 1차배선을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀내에 상기 1차배선과 접속되도록 2차배선을 형성하는 단계를 포함하여 이루어짐을 그 특징으로 한다.
또한 본 발명의 실시예 1은 반도체기판을 준비하는 단계; 상기 반도체기판상에 1차배선을 형성하는 단계; 상기 1차배선상에 플러그패턴을 형성하는 단계; 상기 플러그패턴을 포함한 1차배선의 노출된 표면위에 절연막을 형성하는 단계; 상기 절연막을 평탄화시킴과 동시에 상기 플러그패턴을 제거하여 상기 1차배선을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀내에 상기 1차배선과 접속되도록 2차배선을 형성하는 단계를 포함하여 이루어짐을 그 특징으로 한다.
그리고 본 발명의 실시예 2는 반도체기판을 준비하는 단계; 상기 반도체기판상에 1차배선을 형성하는 단계; 상기 1차배선상에 플러그패턴을 형성하는 단계; 상기 플러그패턴을 포함한 상기 1차배선의 노출된 표면위에 제1 절연막을 형성하는 단계; 상기 제1절연막위에 제2절연막을 형성하는 단계; 상기 제2절연막을 평탄화시킴과 동시에 상기 플러그패턴을 제거하여 상기 1차배선을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀내에 상기 1차배선과 접속되도록 2차배선을 형성하는 단계를 포함하여 이루어짐을 그 특징으로 한다.
이하, 본 발명에 따른 금속배선 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
제2a∼2f도는 본 발명의 실시예 1에 따른 금속배선 형성공정도이다.
본 발명의 실시예 1에 따른 금속배선 형성방법은, 먼저 제2a도에 도시된 바와 같이, 반도체기판(11)을 준비하고, 상기 반도체기판(11)위에 다결정 실리콘이나 실리사이드(silicide), 금속물질중 어느 하나를 선택적으로 증착하여 도전층(12)을 형성한다.
이어서 제2b도에 도시된 바와 같이, 사진석판술(photolithography) 및 식각공정에 의해 상기 도전층(12)을 선택적으로 제거하여 1차배선(12a)을 형성한다.
그다음 상기 1차배선(12a)과 반도체기판(11)의 노출된 표면위에 감광막(13)을 도포한다.
이때 상기 감광막(13)외에 폴리머(polymer), 폴리이미드(polymide) 등의 감광성분이 있는 물질을 사용할 수도 있다.
이어서 제2c도에 도시된 바와 같이, 노광 및 현상공정에 의해 상기 감광막(13a)을 선택적으로 제거하여 플러그패턴(13a)을 형성한다.
이때 상기 플러그패턴(13a)의 두께는 후속공정에서 이루어지는 평탄화 공정시에 남게 되는 층간절연막(14)두께보다 두껍게 형성하는 것이 바람직하다.
그다음 제2d도에 도시된 바와 같이, 상기 플러그패턴(13a)을 포함한 1차배선(12a)과 반도체기판(11)의 노출된 표면위에 산화막을 증착하여 층간절연막(14)을 형성한다.
이때 상기 산화막은 ECR(Electro Cyclo Resonance)을 이용한 CVD(Chemical Vapor Deposition)법이나, PECVD(Plasma Enhanced CVD)법중 어느 한 방법을 선택적으로 사용하여 증착한다.
또한 상기 산화막증착은 상기 플러그패턴(감광막)(13a)이 변형되지 않을 정도의 약 200℃이하 온도에서 TEOS(Tetra-Ethyl-Ortho-Silicate)나 FTES(Fluor-Tetra-Ethyl-Silicate), SiH4/O2등을 선택적으로 이용하여 형성한다.
그리고 상기 층간절연막(14) 두께는 후속공정에서의 평탄화 공정완료후에도 절연막 기능(즉, 절연효과)을 충분히 발휘할 수 있도록 약 5000Å 이상으로 두껍게 형성하는 것이 바람직하다.
이어서 제2e도에 도시된 바와 같이, 화학기계적연마(CMP : Chemical Mechanical Polishing)공정에 의해 일정두께가 유지되도록 상기 층간절연막(14a)을 선택적으로 제거하여 표면을 평탄화시킨다.
이때 상기 화학기계적연마(CMP)공정은 콜리달 실리카(collidal silica)를 함유한 연마제와, PH가 약 7~12 정도의 KOH 등을 함유한 슬러리(slurry)에 의해 이루어진다.
더우기 상기 층간절연막(14)의 연마공정시에 상기 플러그패턴(13a)을 완전 제거한다.
이때 상기 플러그패턴(13a)의 제거는 다음과 같은 두가지 방법중 어느 한 방법에 의해 이루어진다.
첫번째 방법은 연마공정시에 슬러리에 플러그패턴이 용해되는 물질(오존황산, HF 등)을 첨가시켜 층간절연막(14)의 평탄화와 동시에 플러그패턴(13a)을 완전 제거할 수 있다.
두번째 방법은 연마공정직후 세정작업시에 세정조내에 플러그패턴(13a)이 용해되는 물질(예를들면 감광성막인 경우 오존황산, SOG인 경우 HF)을 세정액과 함께 첨가시키므로써 연마공정직후 세정과 동시에 플러그패턴(11a)을 제거할 수 있다.
이와 같은 방법에 의해 플러그패턴(13a)을 제거하고, 플러그패턴(13a)이 제거된 상기 층간절연막(14a)부분에 콘택홀(15)이 형성되도록 한다.
또한, 상기 연마공정시에 별도의 연마스톱층을 형성할 필요없이 상기 플러그패턴(13a)을 연마스톱층으로 사용하는 것이 바람직하다고 볼 수 있다.
그다음 제2f도에 도시된 바와 같이, 상기 콘택홀(15)을 포함한 층간절연막(14a)의 노출된 표면위에 Al이나 Cu, Ti, TiN중 어느 한 물질을 선택적으로 증착하여 도전층(16)을 형성한다.
이어서 사진석판술 및 식각공정 또는, 에치백공정에 의해 상기 제2도전층(16)을 선택적으로 제거하여 2차배선(16)을 형성하므로써 금속배선 형성공정을 완료한다.
또한, 본 발명의 실시예 2를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제3a~3f도는 본 발명의 실시예 2에 따른 금속배선 형성공정도이다.
본 발명의 실시예 2에 따른 금속배선 형성방법은, 먼저 제3a도에 도시된 바와 같이, 반도체기판(21)을 준비하고, 상기 반도체기판(21)위에 다결정 실리콘이나 실리사이드(silicide), 금속물질중 어느 하나를 선택적으로 증착하여 도전층(22)을 형성한다.
이어서 제3b도에 도시된 바와 같이, 사진석판술(photolithography) 및 식각공정에 의해 상기 도전층(22)을 선택적으로 제거하여 1차배선(22a)을 형성한다.
그다음 상기 1차배선(22a)과 반도체기판(21)의 노출된 표면위에 감광막(23)을 도포한다.
이때 상기 감광막(23)외에 폴리머(polymer), 폴리이미드(polymide) 등의 감광성분이 있는 물질을 사용할 수도 있다.
이어서 제3c도에 도시된 바와 같이, 노광 및 현상공정에 의해 상기 감곽막(23a)을 선택적으로 제거하여 플러그패턴(23a)을 형성한다.
이때 상기 플러그패턴(23a)의 두께는 후속공정에서 이루어지는 평탄화 공정시에 남게 되는 층간절연막 두께보다 두껍게 형성하는 것이 바람직하다.
그다음 제3d도에 도시된 바와 같이, 상기 플러그패턴(23a)을 포함한 1차배선(22a)과 반도체기판(21)의 노출된 표면위에 산화막을 증착하여 제1층간절연막(24)을 형성한다.
이때 상기 산화막은 ECR(Electro Cyclo Resonance)을 이용한 CVD(Chemical Vapor Deposition)법이나, PECVD(Plasma Enhanced CVD)법중 어느 한 방법을 선택적으로 이용하여 증착한다.
또한 상기 산화막증착은 상기 플러그패턴(감광막)(23a)이 변형되지 않을 정도의 약 200℃이하 온도에서 TEOS(Tetra-Ethyl-Ortho-Silicate)나 PTES(Fluor-Tetra-Ethyl-Silicate), SiH4/O2등을 선택적으로 이용하여 약 500∼2000Å 두께로 형성한다.
이어서 상기 제1층간절연막(24)위에 실시예 1의 산화막 형성방법과 동일한 방법인 ECR을 이용한 CVD법이나 PECVD법중 한 방법에 의해 산화막을 증착하여 제2층간절연막(25)을 형성한다.
이때 산화막 증착은 약 400℃ 이하의 온도에서 TEOS나 FTES, SiH4/O2등을 이용한다.
그리고 상기 제2층간절연막(25) 두께는 후속공정에서의 평탄화 공정완료후에도 절연막 기능(즉, 절연효과)을 충분히 발휘할 수 있도록 약 4000Å 이상으로 두껍게 형성하는 것이 바람직하다.
이어서 제3e도에 도시된 바와 같이, 화학기계적연마(CMP : Chemical Mechanical Polishing)공정에 의해 일정두께가 유지됨과 동시에 상기 플러그패턴(23a)의 표면이 노출되도록 상기 제2층간절연막(25)과 제1층간절연막(24)을 선택적으로 제거하여 표면을 평탄화시킨다.
이때 상기 화학기계적연마(CMP)공정은 콜리달 실리카(collidal silica)를 함유한 연마제와, PH가 약 7~12 정도의 KOH 등을 함유한 슬러리(slurry)에 의해 이루어진다.
더우기 상기 제2층간절연막(25)과 제1층간절연막(24)의 연마공정시에 상기 플러그패턴(23a)을 완전 제거한다.
이때 상기 플러그패턴(23a)의 제거는 실시예 1과 동일한 방법, 즉 다음과 같은 두가지 방법중 어느 한 방법에 의해 이루어진다.
첫번째 방법은 연마공정시에 슬러리에 플러그패턴이 용해되는 물질(예를들면, 감광성막-오존황산)을 첨가시키므로써 제2층간절연막(25)과 제1층간절연막(24)의 평탄화와 동시에 플러그패턴(23a)을 완전 제거할 수 있다.
두번째 방법은 연마공정직후 세정작업시에 세정조내에 플러그패턴(23a)이 용해되는 물질을 세정액과 함께 첨가시키므로써 연마공정직후 세정과 동시에 플러그패턴(23a)을 제거할 수 있다.
이와 같은 방법에 의해 플러그패턴(23a)을 제거하고, 그 플러그패턴(23a)이 제거된 상기 제1층간절연막(24a) 부분에 콘택홀(26)이 형성되도록 한다.
또한, 상기 연마공정시에 별도의 연마스톱층을 형성할 필요없이 상기 플러그패턴(23a)을 연마스톱층으로 사용하는 것도 바람직하다고 볼 수 있다.
그다음 제3f도에 도시된 바와 같이, 상기 콘택홀(26)을 포함한 제2층간절연막(25a)과 제1층간절연막(24)의 노출된 표면위에 Al이나 Cu, Ti, TiN중 어느 한 물질을 선택적으로 증착하여 제2도전층(27)을 형성한다.
이어서 사진석판술 및 식각공정 또는, 에치백공정에 의해 상기 제2도전층(27)을 선택적으로 제거하여 2차배선(27)을 형성하므로써 금속배선 형성공정을 완료한다.
그리고 본 발명의 실시예 3을 제4a∼4g도를 참조하여 설명하면 다음과 같다.
제4a~4f는 본 발명의 실시예 3에 따른 금속배선 형성공정도이다.
본 발명의 실시예 3에 따른 금속배선 형성방법은, 먼저 제4a도에 도시된 바와 같이, 반도체기판(31)을 준비하고, 상기 반도체기판(31)위에 다결정 실리콘이나 실리사이드(silicide), 금속물질중 어느 하나를 선택적으로 증착하여 도전층(32)을 형성한다.
이어서 제4b도에 도시된 바와 같이, 사진석판술(photolithography) 및 식각공정에 의해 상기 도전층(32)을 선택적으로 제거하여 1차배선(32a)을 형성한다.
그다음 플러그패턴을 형성하기 위해 상기 1차배선(32a)과 반도체기판(31)의 노출된 표면위에 SOG(Spin On Glass)막(33)을 형성하고, 상기 SOG막(33)위에 감광막(34)을 도포한다.
이때 상기 감광막(34)외에 폴리머(polymer), 폴리이미드(polymide) 등의 감광성분이 있는 물질을 사용할 수도 있다.
이어서 제4c도에 도시된 바와 같이, 노광 및 현상공정에 의해 상기 감광막(34)을 선택적으로 제거하여 상기 SOG막(33)위에 플러그패턴부분을 정의한다.
그다음 제4d도에 도시된 바와 같이, 상기 선택적으로 제거되고 남은 감광막(34a)부분을 마스크로 사진석판술 및 식각공정에 의해 상기 SOG막(33)을 선택적으로 제거하여 2차배선 접속용 플러그패턴(33a)을 형성한다.
이때 상기 SOG막(33)의 제거는 CF4, CHF3, O2등 가스를 이용하여 RIE법(Reactive Ion Etching)에 의해 이루어진다.
또한 상기 플러그패턴(33a)의 두께는 후속공정에서 이루어지는 평탄화 공정시에 남게 되는 층간절연막(34)두께보다 두껍게 형성하는 것이 바람직하다.
그다음 제4e도에 도시된 바와 같이, 상기 플러그패턴(33a)을 포함한 1차배선(32a)과 반도체기판(31)의 노출된 표면위에 산화막을 증착하여 층간절연막(35)을 형성한다.
이때 상기 산화막증착은 ECR(Electro Cyclo Resonance)을 이용한 CVD(Chemical Vapor Deposition)법이나, PECVD(Plasma Enhanced CVD)법중 어느 한 방법을 이용하여 증착한다.
또한 상기 산화막 증착은 상기 플러그패턴(SOG막)(33a)이 변형되지 않을 정도의 약 200℃ 이하 온도에서 TEOS나 FTES, SiH4/O2등을 선택적으로 이용하여 형성한다.
그리고 상기 층간절연막(35) 두께는 후속공정에서의 평탄화 공정완료후에도 절연막 기능(즉, 절연효과)을 충분히 발휘할 수 있도록 약 5000Å 이상으로 두껍게 형성하는 것이 바람직하다.
이어서 제4f도에 도시된 바와 같이, 화학기계적연마(CMP : Chemical Mechanical Polishing)공정에 의해 일정두께가 유지되도록 상기 층간절연막(35a)을 선택적으로 제거하여 표면을 평탄화시킨다.
이때 상기 화학기계적연마(CMP)공정은 콜리달 실리카(colloidal silica)를 함유한 연마제와, PH가 약 7~12 정도의 KOH 등을 함유한 슬러리(slurry)에 의해 이루어진다.
더우기 상기 층간절연막(14)의 연마공정시에 상기 플러그패턴(33a)을 완전 제거한다.
이때 상기 플러그패턴(33a)의 제거는 실시예 1과 동일한 방법, 즉 다음과 같은 두가지 방법중 어느 한 방법에 의해 이루어진다.
첫번째 방법은 연마공정시에 슬러리에 플러그패턴이 용해되는 물질(예를들면, SOG인 경우 HF)을 첨가시키므로써 층간절연막(35)의 평탄화와 동시에 플러그패턴(33a)을 완전 제어할 수 있다.
두번째 방법은 연마공정직후 세정작업시에 세정조내에 플러그패턴(33a)이 용해되는 물질을 세정액과 함께 첨가시키므로써 연마공정직후 세정과 동시에 플러그패턴(33a)을 제거할 수 있다.
이와 같은 방법에 의해 플러그패턴(33a)을 제거하고, 플러그패턴(33a)이 제거된 상기 층간절연막(35a)부분에 콘택홀(36)이 형성되도록 한다.
또한, 상기 연마공정시에 별도의 연마스톱층을 형성할 필요없이 상기 플러그패턴(33a)을 연마스톱층으로 사용하는 것도 바람직하다고 볼 수 있다.
그다음 제4g도에 도시된 바와 같이, 상기 콘택홀(36)을 포함한 층간절연막(35a)의 노출된 표면위에 Al이나 Cu, Ti, TiN중 1종을 선택적으로 증착하여 제2도전층(37)을 형성한다.
이어서 사진석판술 및 식각공정 또는, 에치백공정에 의해 상기 제2도전층(27)을 선택적으로 제거하여 2차배선(37)을 형성하므로써 금속배선 형성공정을 완료한다.
상기에서 설명한 바와 같이, 본 발명에 따른 금속배선 형성방법에 있어서는 다음과 같은 효과가 있다.
첫째, 본 발명에 따른 금속배선 형성방법에 있어서는 평탄화 공정시에 상,하부 배선접속용 콘택홀을 동시에 형성할 수 있으므로 공정의 단순화는 물론 생산성을 향상시킬 수 있다.
둘째, 본 발명에 따른 금속배선 형성방법에 있어서는 2차배선용 도전층을 제거하지 않고서도 2차배선을 형성할 수 있으므로 공정의 용이성을 향상시킬 수 있다.
셋째, 본 발명에 따른 금속배선 형성방법에 있어서는 상,하부배선용 콘택홀 형성시에 층간절연막을 건식식각법에 의해 선택적으로 제거하지 않고도, 평탄화공정인 연마작업시에 플러그패턴을 습식식각법에 의해 제거하므로써 콘택홀 형성이 가능하므로 건식식각중에 발생하는 플라즈마에 의한 데미지(damage)를 방지할 수 있다.
넷째, 본 발명에 따른 금속배선 형성방법에 있어서는 플러그패턴을 연마스톱층(Polish Stop layer)으로 사용할 수 있으므로 별도의 연마스톱층을 형성할 필요가 없다.

Claims (36)

  1. 반도체기판을 준비하는 단계; 상기 반도체기판상에 1차배선을 형성하는 단계; 상기 1차배선상에 플러그패턴을 형성하는 단계; 상기 플러그패턴을 포함한 1차배선의 노출된 표면위에 적어도 한개 이상의 절연막을 형성하는 단계; 상기 적어도 한개 이상의 절연막을 평탄화시킴과 동시에 상기 플러그패턴을 제거하여 상기 1차배선을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀내에 상기 1차배선과 접속되도록 2차배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 금속배선 형성방법.
  2. 제1항에 있어서, 상기 1차배선은 다결정 실리콘, 실리사이드, 금속물질중 1종을 사용하여 형성하는 것올 특징으로 하는 금속배선 형성방법.
  3. 제1항에 있어서, 상기 플러그패턴은 감광막, 폴리머, 폴리이미드중 1종을 사용하여 형성하는 것을 특징으로 하는 금속배선 형성방법.
  4. 제1항에 있어서, 상기 절연막은 산화막을 사용하여 형성하는 것을 특징으로 하는 금속배선 형성방법.
  5. 제4항에 있어서, 상기 산화막은 ECR을 이용한 CVD법, PECVD법중 1종을 사용하여 형성하는 것을 특징으로 하는 금속배선 형성방법.
  6. 제4항에 있어서, 상기 산화막은 플러그패턴이 변형되지 않을 정도의 약 200℃ 이하 온도에서 TEOS, FTES, SiH4/O2중 1종을 사용하여 형성하는 것을 특징으로 하는 금속배선 형성방법.
  7. 제1항에 있어서, 상기 절연막의 두께는 약 5000Å 이상으로 형성하는 것을 특징으로 하는 금속배선 형성방법.
  8. 제1항에 있어서, 상기 절연막은 화학기계적연마(CMP)에 의해 평탄화시키는 것을 특징으로 하는 금속배선 형성방법.
  9. 제8항에 있어서, 상기 절연막 연마는 콜리달 실리카(collidal silica)를 함유한 연마제와, PH가 약 7~12인 KOH 등을 함유한 슬러리(slurry)에 의해 이루어지는 것을 특징으로 하는 금속배선 형성방법.
  10. 제1항에 있어서, 상기 2차배선은 Al, Cu, Ti, TiN중 1종을 사용하여 형성하는 것을 특징으로 하는 금속배선 형성방법.
  11. 제1항에 있어서, 상기 플러그패턴은 연마스톱층(polish stop layer)으로 사용하는 것을 특징으로 하는 금속배선 형성방법.
  12. 반도체기판을 준비하는 단계; 상기 반도체기판상체 1차배선을 형성하는 단계; 상기 1차배선상에 플러그패턴을 형성하는 단계; 상기 플러그패턴을 포함한 1차배선의 노출된 표면위에 제1절연막을 형성하는 단계; 상기 제1절연막위에 제2절연막을 형성하는 단계; 상기 제2절연막을 평탄화시킴과 동시에 상기 플러그패턴을 제거하여 상기 1차배선을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀내에 상기 1차배선과 접속되도록 2차배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 금속배선 형성방법.
  13. 제12항에 있어서, 상기 1차배선은 다결정 실리콘, 실리사이드, 금속물질중 1종을 사용하여 형성하는 것을 특징으로 하는 금속배선 형성방법.
  14. 제12항에 있어서, 상기 플러그패턴은 감광막, 폴리머, 폴리이미드중 1종을 사용하여 형성하는 것을 특징으로 하는 금속배선 형성방법.
  15. 제12항에 있어서, 상기 제1 및 제2절연막은 산화막을 사용하여 형성하는 것을 특징으로 하는 금속배선 형성방법.
  16. 제15항에 있어서, 상기 산화막은 ECR을 이용한 CVD법, PECVD법중 1종을 사용하여 형성하는 것을 특징으로 하는 금속배선 형성방법.
  17. 제15항에 있어서, 상기 제1절연막용 산화막은 플러그패턴이 변형되지 않을 정도의 약 200℃ 이하 온도에서 TEOS, FTES, SiH4/O2중 1종을 사용하여 형성하는 것을 특징으로 하는 금속배선 형성방법.
  18. 제15항에 있어서, 상기 제2절연막용 산화막은 약 400℃ 이하의 온도에서 TEOS, FTES, SiH4/O2중 1종을 사용하여 형성하는 것을 특징으로 하는 금속배선 형성방법.
  19. 제12항에 있어서, 상기 제1절연막의 두께는 약 500∼2000Å으로 형성하는 것을 특징으로 하는 금속배선 형성방법.
  20. 제12항에 있어서, 상기 제2절연막의 두께는 약 4000Å 이상으로 형성하는 것을 특징으로 하는 금속배선 형성방법.
  21. 제12항에 있어서, 상기 제2절연막은 화학기계적연마(CMP)에 의해 평탄화시키는 것을 특징으로 하는 금속배선 형성방법.
  22. 제21항에 있어서, 상기 제2절연막의 연마는 콜리달 실리카(collidal silica)를 함유한 연마제와, PH가 약 7~12인 KOH 등을 함유한 슬러리(sluny)에 의해 이루어지는 것을 특징으로 하는 금속배선 형성방법.
  23. 제12항에 있어서, 상기 2차배선은 Al, Cu, Ti, TiN중 1종을 사용하여 형성하는 것을 특징으로 하는 금속배선 형성방법.
  24. 반도체기판을 준비하는 단계; 상기 반도체기판상에 1차배선을 형성하는 단계; 상기 1차배선상에 플러그패턴을 형성하는 단계; 상기 플러그패턴을 포함한 상기 1차배선의 노출된 표면위에 절연막을 형성하는 단계; 상기 절연막을 평탄화시키기 위해 연마처리함과 동시에 상기 플러그패턴을 제거하여 상기 1차배선을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀내에 상기 1차배선과 접속되도록 2차배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 금속배선 형성방법.
  25. 제24항에 있어서, 상기 1차배선은 다결정 실리콘, 실리사이드, 금속물질중 1종을 사용하여 형성하는 것을 특징으로 하는 금속배선 형성방법.
  26. 제24항에 있어서, 상기 플러그패턴은 감광막, 폴리머, 폴리이미드, SOG중 1종을 사용하여 형성하는 것을 특징으로 하는 금속배선 형성방법.
  27. 제26항에 있어서, 상기 플러그패턴을 형성하기 위해 상기 플러그패턴용 물질층위에 감광막을 도포하여 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 금속배선 형성방법.
  28. 제26항에 있어서, 상기 SOG막은 스핀온(spin on) 방법에 의해 형성하는 것을 특징으로 하는 금속배선 형성방법.
  29. 제24항에 있어서, 상기 절연막은 산화막을 사용하여 형성하는 것을 특징으로 하는 금속배선 형성방법.
  30. 제29항에 있어서, 상기 산화막은 ECR을 이용한 CVD법, PECVD법중 1종을 사용하여 형성하는 것을 특징으로 하는 금속배선 형성방법.
  31. 제29항에 있어서, 상기 산화막은 플러그패턴이 변형되지 않을 정도의 약 200℃ 이하 온도에서 TEOS, FTES, SiH4/O2중 1종을 사용하여 형성하는 것을 특징으로 하는 금속배선 형성방법.
  32. 제24항에 있어서, 상기 절연막의 두께는 약 5000Å 이상으로 형성하는 것을 특징으로 하는 금속배선 형성방법.
  33. 제24항에 있어서, 상기 절연막은 화학기계적연마(CMP)에 의해 평탄화시키는 것을 특징으로 하는 금속배선 형성방법.
  34. 제33항에 있어서, 상기 절연막의 연마는 콜리달 실리카(collidal silica)를 함유한 연마제와, PH가 약 7~12인 KOH 등을 함유한 슬러리(slurry)에 의해 이루어지는 것을 특징으로 하는 금속배선 형성방법.
  35. 제24항에 있어서, 상기 2차배선은 Al, Cu, Ti, TiN중 1종을 사용하여 형성하는 것을 특징으로 하는 금속배선 형성방법.
  36. 제24항에 있어서, 상기 플러그패턴은 연마스톱층(polish stop layer)으로 사용하는 것을 특징으로 하는 금속배선 형성방법.
KR1019960011062A 1996-04-12 1996-04-12 금속배선 형성방법 KR0179289B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019960011062A KR0179289B1 (ko) 1996-04-12 1996-04-12 금속배선 형성방법
DE19626039A DE19626039C2 (de) 1996-04-12 1996-06-28 Verfahren zum Herstellen einer Metalleitung
US08/712,603 US5821164A (en) 1996-04-12 1996-09-13 Method for forming metal line
JP8297949A JP2952574B2 (ja) 1996-04-12 1996-10-22 金属配線の形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960011062A KR0179289B1 (ko) 1996-04-12 1996-04-12 금속배선 형성방법

Publications (2)

Publication Number Publication Date
KR970072080A KR970072080A (ko) 1997-11-07
KR0179289B1 true KR0179289B1 (ko) 1999-04-15

Family

ID=19455618

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960011062A KR0179289B1 (ko) 1996-04-12 1996-04-12 금속배선 형성방법

Country Status (4)

Country Link
US (1) US5821164A (ko)
JP (1) JP2952574B2 (ko)
KR (1) KR0179289B1 (ko)
DE (1) DE19626039C2 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020048615A (ko) * 2000-12-18 2002-06-24 박종섭 반도체 소자의 콘택홀 형성방법
KR100959724B1 (ko) * 2008-05-21 2010-05-25 주식회사 동부하이텍 반도체 소자의 미세 컨택홀 패턴 형성 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5888896A (en) * 1996-06-27 1999-03-30 Micron Technology, Inc. Method for making an electrical contact to a node location and process for forming a conductive line or other circuit component
US7858518B2 (en) * 1998-04-07 2010-12-28 Micron Technology, Inc. Method for forming a selective contact and local interconnect in situ
TW377502B (en) * 1998-05-26 1999-12-21 United Microelectronics Corp Method of dual damascene
KR100304979B1 (ko) * 1998-10-29 2001-10-19 김영환 반도체소자의배선형성방법
TW406369B (en) * 1998-12-18 2000-09-21 United Microelectronics Corp Method for manufacturing damascene
US6204143B1 (en) * 1999-04-15 2001-03-20 Micron Technology Inc. Method of forming high aspect ratio structures for semiconductor devices
US6328641B1 (en) * 2000-02-01 2001-12-11 Advanced Micro Devices, Inc. Method and apparatus for polishing an outer edge ring on a semiconductor wafer
DE10066082B4 (de) * 2000-06-14 2006-05-18 Infineon Technologies Ag Gezielte lokale Erzeugung von Öffnungen in einer Schicht
JP2002057123A (ja) * 2000-08-10 2002-02-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6887131B2 (en) * 2002-08-27 2005-05-03 Intel Corporation Polishing pad design
US20030186536A1 (en) * 2002-03-29 2003-10-02 Brenner Michael F. Via formation in integrated circuits by use of sacrificial structures
JP2004304162A (ja) * 2003-03-17 2004-10-28 Seiko Epson Corp コンタクトホール形成方法、薄膜半導体装置の製造方法、電子デバイスの製造方法、電子デバイス
JP4617642B2 (ja) * 2003-07-07 2011-01-26 セイコーエプソン株式会社 配線基板の製造方法、及び電気光学装置の製造方法
JP4237152B2 (ja) * 2005-03-04 2009-03-11 エルピーダメモリ株式会社 半導体装置の製造方法
US7244660B2 (en) * 2005-10-31 2007-07-17 Spansion Llc Method for manufacturing a semiconductor component
EP2580776A1 (en) * 2010-06-11 2013-04-17 Nec Corporation Method of redistributing functional element
US9548238B2 (en) * 2013-08-12 2017-01-17 Globalfoundries Inc. Method of manufacturing a semiconductor device using a self-aligned OPL replacement contact and patterned HSQ and a semiconductor device formed by same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60250650A (ja) * 1984-05-25 1985-12-11 Nec Corp 層間膜のスル−ホ−ル形成方法
JPS6347952A (ja) * 1986-08-18 1988-02-29 Mitsubishi Electric Corp 半導体装置
US5158910A (en) * 1990-08-13 1992-10-27 Motorola Inc. Process for forming a contact structure
JPH05102314A (ja) * 1991-03-20 1993-04-23 Oki Electric Ind Co Ltd 半導体装置の多層配線形成方法
US5169491A (en) * 1991-07-29 1992-12-08 Micron Technology, Inc. Method of etching SiO2 dielectric layers using chemical mechanical polishing techniques
US5187121A (en) * 1991-12-18 1993-02-16 International Business Machines Corporation Process for fabrication of a semiconductor structure and contact stud
US5302551A (en) * 1992-05-11 1994-04-12 National Semiconductor Corporation Method for planarizing the surface of an integrated circuit over a metal interconnect layer
US5264387A (en) * 1992-10-27 1993-11-23 International Business Machines Corporation Method of forming uniformly thin, isolated silicon mesas on an insulating substrate
US5328553A (en) * 1993-02-02 1994-07-12 Motorola Inc. Method for fabricating a semiconductor device having a planar surface
JPH07122638A (ja) * 1993-10-26 1995-05-12 Fujitsu Ltd 半導体装置の製造方法
US5432739A (en) * 1994-06-17 1995-07-11 Philips Electronics North America Corporation Non-volatile sidewall memory cell method of fabricating same
KR970007174B1 (ko) * 1994-07-07 1997-05-03 현대전자산업 주식회사 반도체 소자의 금속배선 형성방법
US5616519A (en) * 1995-11-02 1997-04-01 Chartered Semiconductor Manufacturing Pte Ltd. Non-etch back SOG process for hot aluminum metallizations

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020048615A (ko) * 2000-12-18 2002-06-24 박종섭 반도체 소자의 콘택홀 형성방법
KR100959724B1 (ko) * 2008-05-21 2010-05-25 주식회사 동부하이텍 반도체 소자의 미세 컨택홀 패턴 형성 방법

Also Published As

Publication number Publication date
US5821164A (en) 1998-10-13
JPH09283522A (ja) 1997-10-31
DE19626039A1 (de) 1997-10-16
DE19626039C2 (de) 2003-04-24
JP2952574B2 (ja) 1999-09-27
KR970072080A (ko) 1997-11-07

Similar Documents

Publication Publication Date Title
KR0179289B1 (ko) 금속배선 형성방법
US5494853A (en) Method to solve holes in passivation by metal layout
KR0179292B1 (ko) 반도체소자의 다층배선 형성방법
JPH01290236A (ja) 幅の広いトレンチを平坦化する方法
KR100333382B1 (ko) 반도체 장치의 다층금속배선 형성방법
KR100350111B1 (ko) 반도체 장치의 배선 및 이의 제조 방법
US6818547B2 (en) Dual damascene process
US6054389A (en) Method of forming metal conducting pillars
US5597764A (en) Method of contact formation and planarization for semiconductor processes
US5966632A (en) Method of forming borderless metal to contact structure
US6114232A (en) Method for making an electrical contact to a node location and process for forming a conductive line or other circuit component
US5854130A (en) Method of forming multilevel interconnects in semiconductor devices
US6340638B1 (en) Method for forming a passivation layer on copper conductive elements
JPH11186274A (ja) デュアル・ダマスク技術
US6284645B1 (en) Controlling improvement of critical dimension of dual damasceue process using spin-on-glass process
KR100434716B1 (ko) 반도체소자의다층금속배선형성방법
KR100249389B1 (ko) 비아 홀의 형성 방법
KR100439477B1 (ko) 반도체 소자의 텅스텐 플러그 형성방법
KR960007642B1 (ko) 반도체 장치의 제조방법
KR19980029383A (ko) 반도체 소자의 제조 방법
KR100244713B1 (ko) 반도체 소자의 제조방법
KR100203299B1 (ko) 반도체 소자의 금속배선 형성방법
KR20000033701A (ko) 얕은 트랜치 아이소레이션(sti) 형성시 평탄화하는 공정을포함하는 반도체장치의 제조방법
JPH09172075A (ja) 半導体装置の多層配線における層間接続孔の製造方法
KR101068142B1 (ko) 반도체소자의 콘택플러그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee