KR20020048615A - 반도체 소자의 콘택홀 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 콘택홀 형성방법에 있어서, 기판상의 콘택홀의 형성될 영역에 포토레지스트기둥을 형성하는 단계와; 상기 포토레지스트기둥이 형성된 기판 전면에 산화막을 상기 포토레지스트기둥을 완전히 덮을 정도의 두께로 증착하는 단계; CMP공정을 이용하여 상기 산화막을 상기 포토레지스트기둥이 드러날때까지 식각하여 평탄화하는 단계; 및 상기 드러난 포토레지스트기둥을 제거하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로, 특히 MOSFET구조의 소오스/드레인과 금속층을 연결하는 콘택 형성방법에 관한 것이다.
도1 내지 도4를 참조하여 종래기술에 의한 반도체소자의 금속배선 콘택홀 형성방법을 설명하면 다음과 같다.
먼저, 도1에 나타낸 바와 같이 실리콘기판(6)위에 2개의 마스크를 사용하여 붕소와 인이온을 각각 이온주입하여 P형 웰(3)과 N형 웰(2)의 두 개의 웰영역을 형성한 후, 소정의 마스크공정과 식각공정을 진행한 다음, 950℃에서 확산공정을 통해 필드산화막(1)을 5200Å 성장시킨다. 필드산화막 형성시 받는 기판의 손상과 기판 표면의 세정을 위해 900℃에서 산화막을 300Å 성장시키고 50:1 불산에 담구어 산화막을 일정량 식각하고 또 다시 같은 공정을 거친 뒤, 실리콘기판과 이후에 형성할 게이트(5) 간의 절연을 위한 소정 두께의 산화막을 형성한다. 이 위에 게이트전극(5)으로 사용할 폴리실리콘을 증착하고 마스크공정과 식각공정을 거쳐 소정의 게이트(5)를 형성한다. P형 MOSFET와 N형 접합영역, 즉, 소오스와 드레인영역을 형성하기 위해 마스크공정을 거쳐 붕소와 인이온을 주입하여 저농도 도핑드레인(lightly doped drain;이하 LDD라고 함)구조를 형성한다. 그리고 저압화학기상증착(low pressure chemical vapor deposition;이하 LPCVD라고 함) 방법을 이용하여 약 2100Å의 TEOS산화막을 증착하고 전면식각하면 게이트 측면에 산화막 스페이서(18)가 형성된다. 그다음 LDD구조 형성시 사용한 마스크를 사용하여 마스크공정을 행한 후, 고농도의 붕소와 비소이온을 주입하고 열공정을 거쳐 원하는 소오스/드레인(4) 접합영역을 형성한다.
이어서 게이트 폴리실리콘막과 금속배선의 첫번째 절연막을 형성하기 위해 LPCVD방법으로 TEOS산화막(7)을 1000Å 증착하고 이위에 상압화학기상증착 (Atmospheric pressure chemical vapor deposition;이하 APCVD라고 함)방법으로 BPSG(Borophospho-silicate galss)막(8)을 5000Å 증착한다. 이후 BPSG막의 리플로우를 목적으로 850℃에서 20분 이상 열처리를 행한다. 이와 같이 하여 금속배선전 산화막(pre-metal dielectric;PMD)을 형성한다.
다음에 도2에 나타낸 바와 같이 소정의 마스크(9)를 이용한 마스크공정을 행하여 소오소/드레인영역과 폴리실리콘영역을 금속배선으로 연결하기 위하여 금속콘택홀을 형성한다. 이때, 도3에 나타낸 바와 같이 BOE(buffered oxide etchant)로 등방성 식각(10)을 행하고 플라즈마로 비등방석 식각(11)을 행하여 금속콘택홀을 형성한다. 이때, 비등방성 식각에 의해 소오스/드레인 영역이 손상되는 현상(12)이 발생한다. 또한, 필드산화막 근처로 콘택홀이 형성되는 경우에는 필드산화막 가장자리를 식각하게 된다. 이 문제는 비등방성 식각시 콘택홀이 원하는 것보다 매우 크게 형성되기 때문이다. (현재 상황은 0.6㎛의 콘택홀을 0.7㎛로 형성되게 하여공정의 오차범위를 줄여 공정진행에 어려움을 주고 있다.)
이러한 문제는 PMD 평탄화와 텅스텐 플러그의 공정을 거치는 후술할 금속콘택홀 형성방법에서도 발생한다. 도면으로는 도시하지 않았으나, 그 방법은 다음과 같다.
PMD막 형성방법부터 설명하면, 평탄화를 목적으로 플라즈마 화학증착(plasma enhanced chemical vapor deposition;PECVD)방법으로 TEOS산화막을 9500Å 정도 증착하고, 화확-기계적 연마(CMP)방법으로 TEOS산화막을 3000Å 식각하고 100:1 불산으로 세정한다. 이렇게 형성한 PMD막 위에 마스크공정을 거쳐 접합영역과 게이트위에 금속콘택홀을 형성하기 위해 플라즈마로 비등방성 식각을 한다. 그 위에 장벽금속을 증착하는데 티타늄 300Å을 증착한 후, 티타늄나이트라이드(TiN)fmf 700Å 증착한다. 그리고 PECVD법으로 텅스텐을 전면 증착하여 금속콘택홀을 완전히 채운다. 텅스텐 증착두께는 금속콘택홀의 직경으로 결정한다. 금속콘택홀의 직경이 7000Å일때 텅스텐 증착두께는 7000Å으로 한다.
이렇게 증착한 텅스텐은 금속콘택홀에만 남게 하기 위해 플라즈마를 이용하여 텅스텐과 그 아래층의 티타늄나이트라이드의 식각선택비를 높여 텅스텐에만 전면식각을 행한다. 이위에 티타늄을 300Å 증착한다.
콘택홀을 형성한 후, 금속배선으로 사용할 실리콘이 첨가된 알루미늄(Al-1%Si)을 5500Å 증착한다. 이위에 소정의 마스크공정을 거쳐 식각하면 트랜지스터가 완성된다. 이위에 도4에 나타낸 바와 같이 금속배선(13)간 절연막(17)을 형성하고, 금속을 증착하여 금속배선을 형성하여 소자를 완성한다.
현재, 반도체소자는 빠른 속도로 고집적화가 이루어지고 있으며, 이에 따라 종래의 소자에서 많은 부분들이 축소화되고 있는 추세이다. 이러한 종래의 기술에서 PMD막을 형성하고 금속콘택홀을 형성하다보다 실제 원하는 콘택홀 크기보다 큰 콘택홀을 형성하게 된다. 이로 인해 필드산화막 가장자리 부분으로 콘택홀이 형성되어 누설전류의 원인이 된다. 또한, 비등방성 식각을 오랜 시간 하게 되면 소오스/드레인 형성지역의 실리콘기판을 식각하게 되는데, 집적도가 높아지면서 소오스/드레인의 접합깊이도 줄이게 되므로 원하는 소오스/드레인 깊이를 유지할 수 없게 된다. 집적도가 높아지면서 누설전류 발생량과 소오스/드레인 깊이의 변화가 심하게 발생하게 되는 것이다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, PMD층을 형성하기 전에 금속콘택홀을 형성할 부분에 마스크공정을 행하여 포토레지스트를 남기고 PMD층을 형성한 다음 포토레지스트를 제거하여 마스크작업에서 형성한 콘택홀 크기를 유지하고 비등방성 식가시간을 현저히 감소시켜 소오스/드레인 영역의 실리콘 손실을 최대한 방지함으로써 콘택홀 형성 제반 공정의 오차 범위를 넓혀 안정적인 콘택홀 공정을 확보하고 원하는 반도체소자를 구현할 수 있도록 하는 반도체소자의 콘택홀 형성방법을 제공하는데 목적이 있다.
도1 내지 도4는 종래기술에 의한 반도체소자의 금속배선 콘택 형성방법을 나타낸 공정순서도.
도5 내지 도11은 본 발명에 의한 반도체소자의 금속배선 콘택 형성방법을 나타낸 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 필드산화막 2 : N형 웰
3 : P형 웰 4 : 소오스/드레인
5 : 게이트 6 : 실리콘기판
7,7',7" : TEOS막 8 : BPSG막
9 : 콘택홀 마스크 포토레지스트 10 : 등방석 식각 단면
11 : 비등방석 식각 단면
12 : 비등방석 식각에 의해 영향받는 실리콘 부분
13 : 금속배선 14 : 포토레지스트기둥
15 : 콘택홀 16 : 텅스텐
17 : 금속간 산화막 18 : 산화막 스페이서
상기 목적을 달성하기 위한 본 발명은, 반도체소자의 콘택홀 형성방법에 있어서, 기판상의 콘택홀의 형성될 영역에 포토레지스트기둥을 형성하는 단계와; 상기 포토레지스트기둥이 형성된 기판 전면에 산화막을 상기 포토레지스트기둥을 완전히 덮을 정도의 두께로 증착하는 단계; CMP공정을 이용하여 상기 산화막을 상기 포토레지스트기둥이 드러날때까지 식각하여 평탄화하는 단계; 및 상기 드러난 포토레지스트기둥을 제거하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도5 내지 도11을 참조하여 본 발명에 의한 반도체소자의 콘택홀 형성방법을 설명하면 다음과 같다.
먼저, 상술한 도1에 나타낸 바와 같이 실리콘기판(6)위에 2개의 마스크를 사용하여 붕소와 인이온을 각각 이온주입하여 P형 웰(3)과 N형 웰(2)의 두 개의 웰영역을 형성한 후, 소정의 마스크공정과 식각공정을 진행한 다음, 950℃에서 확산공정을 통해 필드산화막(1)을 5200Å 성장시킨다. 필드산화막 형성시 받는 기판의 손상과 기판 표면의 세정을 위해 900℃에서 산화막을 300Å 성장시키고 50:1 불산에 담구어 산화막을 일정량 식각하고 또 다시 같은 공정을 거친 뒤, 실리콘기판과 이후에 형성할 게이트(5) 간의 절연을 위한 소정 두께의 산화막을 형성한다. 이 위에게이트전극(5)으로 사용할 폴리실리콘을 증착하고 마스크공정과 식각공정을 거쳐 소정의 게이트(5)를 형성한다. P형 MOSFET와 N형 접합영역, 즉, 소오스와 드레인영역을 형성하기 위해 마스크공정을 거쳐 붕소와 인이온을 주입하여 LDD구조를 형성한다. 그리고 LPCVD방법을 이용하여 약 2100Å의 TEOS산화막을 증착하고 전면식각하면 게이트 측면에 산화막 스페이서(18)가 형성된다. 그다음 LDD구조 형성시 사용한 마스크를 사용하여 마스크공정을 행한 후, 고농도의 붕소와 비소이온을 주입하고 열공정을 거쳐 원하는 소오스/드레인(4) 접합영역을 형성한다.
이어서 도5에 나타낸 바와 같이 기판 전면에 TEOS산화막(7')을 300-2000Å의 두께로 증착한다. 이것은 이어서 진행할 콘택홀 마스크공정에서 포토레지스트가 실리콘과 잘 접촉하도록 하고 원하는 크기로 콘택홀을 형성할 수 있도록 한다. 콘택홀을 형성하는데 있어 포토레지스트는 원하는 PMD층의 두께보다 더 두껍게 코팅해야 한다. 그래야 도7에 나타낸 구조를 형성할 수 있다. 도5는 마스크 작업을 거쳐 콘택홀을 형성하고자 하는 위치에 포토레지스트기둥(14)을 형성한 모양이다. 이와 같이 포토레지스트기둥(14)을 형성한 후, 열처리공정을 행하여 포토레지스트기둥을 다소 줄이고 포토레지스트기둥의 접착력을 향상시킬 수도 있다. 또한, 포토레지스트기둥(14) 아래의 TEOS막(7')을 형성하지 않을 수도 있다.
이어서 도6에 나타낸 바와 같이 기판 전면에 PECVD방법으로 TEOS막(7")을 도5의 포토레지스트기둥(14)을 완전히 덮을 정도의 두께로 증착한다. 즉, d가 0보다 크게 되도록 TEOS막을 증착한다. 이것은 PMD층을 평탄화시킬 뿐 아니라 도8과 같이 포토레지스트기둥을 후속 공정에서 용이하게 제거하기 위해 필요하다.
다음에 도7에 나타낸 바와 같이 CMP방법으로 상기 TEOS막(7")을 식각하고 100:1 불산으로 세정한다. 이때 CMP공정 진행 정도는 도5의 포토레지스트기둥(14)이 드러날 때까지 행한다. 즉, d가 0이 되도록 CMP공정을 진행한다. 그래야 이후 포토레지스트 제거공정을 진행하여 포토레지스트기둥을 완전히 제거할 수 있다. 포토레지스트기둥 제거공정은 시너에 담갔다가 포토레지스트 스트립공정을 이용하여 제거한다. 이후, 도8에 나타낸 바와 같이 비등방성 식각방법으로 도5에서 형성한 콘택홀내의 TEOS막(7')을 제거한다. 이와 같이 함으로써 콘택홀 형성시 유발되는 소오스/드레인 영역의 실리콘 손실을 줄이는 콘택홀(15)을 형성하며, 또한 콘택홀을 원하는 크기로 형성할 수 있게 된다.
이어서 상기 기판 전면에 도시하지는 않았으나, 장벽금속을 증착하는데 티타늄 300Å을 증착한 뒤 티타늄나이트라이드(TiN)를 700Å 증착한다. 그리고 도9에 나타낸 바와 같이 PECVD방법으로 텅스텐(16)을 전면에 증착하여 금속콘택홀을 완전히 매립한다. 텅스텐 증착두께는 금속콘택홀의 직경으로 결정한다. 금속콘택홀의 직경이 6000Å일때 텅스텐의 증착두께는 6000Å으로 한다. 텅스텐 증착두께가 얇으면 얇을수록 텅스텐 식각시간이 줄어 공정진행에 유리하다.
이와 같이 증착한 텅스텐은 금속콘택홀에만 남게 하기 위해 플라즈마를 이용하여 텅스텐과 그 하부층의 티타늄나이트라이드의 식각선택비를 높여 텅스텐만 전면식각한다. 이렇게 형성된 것이 도10도이다. 이위에 티타늄을 300Å 증착하고 실리콘이 첨가된 알루미늄(Al-1%Si)을 5500Å 증착한 후, 소정의 마스크공정을 통해 도11에 나타낸 바와 같이 금속배선(13)을 형성하고 그 전면에 금속간 절연막(17)을형성함으로써 본 발명에 의한 반도체소자의 금속콘택 형성공정을 완료한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 고집적화가 이루어지는 소자에 있어서 원하는 크기의 콘택홀을 마스크공정의 크기대로 유지하여 집적화에 유리하게 한다. 또한, 콘택홀 형성시 비등방성 식각을 하게 되는데 이 식각시간을 최소화하여 소오스/드레인 영역에 손상을 주지 않고 심한 경우 실리콘기판을 식각하게 되는 현상을 방지한다. 소자의 집적도가 높아지면서 소오스/드레인의 접합깊이와 넓이도 감소하게 되는데 이런 경우 종래의 방법으로는 소오스/드레인 깊이를 유지할 수 없게 된다. 누설전류 발생량과 소오스/드레인 깊이의 변화가 심하게 발생하게 되는 것이다. 그리고 마스크 공정시 형성되는 콘택홀 크기보다 큰 콘택홀이 형성되어 필드산화막 가장자리부분으로 콘택홀이 형성되어 누설전류의 원인이 된다. 그러나 본 발명은 이러한 종래기술의 문제점들을 해결할 수 있다.
Claims (6)
- 기판상의 콘택홀의 형성될 영역에 포토레지스트기둥을 형성하는 단계와;상기 포토레지스트기둥이 형성된 기판 전면에 산화막을 상기 포토레지스트기둥을 완전히 덮을 정도의 두께로 증착하는 단계;CMP공정을 이용하여 상기 산화막을 상기 포토레지스트기둥이 드러날때까지 식각하여 평탄화하는 단계; 및상기 드러난 포토레지스트기둥을 제거하여 콘택홀을 형성하는 단계를 포함하는 반도체소자의 콘택홀 형성방법.
- 제1항에 있어서,상기 포토레지스트기둥을 형성하는 단계전에 기판 전면에 산화막을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
- 제2항에 있어서,상기 산화막을 300-2000Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
- 제1항에 있어서,상기 포토레지스트기둥을 형성하는 단계후에 열처리하는 단계가 더 포함되는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
- 제2항에 있어서,상기 산화막을 상기 포토레지스트기둥을 제거하는 단계후에 비등방석 식각에 의해 제거하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
- 제1항에 있어서,상기 포토레지스트기둥은 습식 및 건식방법에 의해 제거하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
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| KR1020000077827A KR20020048615A (ko) | 2000-12-18 | 2000-12-18 | 반도체 소자의 콘택홀 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000077827A KR20020048615A (ko) | 2000-12-18 | 2000-12-18 | 반도체 소자의 콘택홀 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020048615A true KR20020048615A (ko) | 2002-06-24 |
Family
ID=27682825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000077827A KR20020048615A (ko) | 2000-12-18 | 2000-12-18 | 반도체 소자의 콘택홀 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020048615A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7867902B2 (en) | 2008-07-10 | 2011-01-11 | Samsung Electronics Co., Ltd. | Methods of forming a contact structure |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0154804B1 (ko) * | 1994-09-29 | 1998-12-01 | 김광호 | 반도체장치 및 그 제조방법 |
| KR19990003882A (ko) * | 1997-06-26 | 1999-01-15 | 김영환 | 반도체 장치의 미세 패턴 형성방법 |
| KR0179289B1 (ko) * | 1996-04-12 | 1999-04-15 | 문정환 | 금속배선 형성방법 |
| JP2000068228A (ja) * | 1998-08-24 | 2000-03-03 | Sumitomo Metal Ind Ltd | 半導体装置およびその製造方法 |
-
2000
- 2000-12-18 KR KR1020000077827A patent/KR20020048615A/ko not_active Application Discontinuation
Patent Citations (4)
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