KR100271426B1 - 반도체소자의콘택형성방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 소자의 제조 방법에 관한 것으로, 특히 버퍼드 폴리실리콘을 이용한 반도체 소자의 콘택 형성 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
반도체 소자가 고집적화됨에 따라 소자 내의 인터커넥션이 복잡해지고 최소화되므로, 인터커넥션층간의 콘택에서 스텝 커버리지가 악화되는 문제점이 발생함.
3. 발명의 해결방법의 요지
제조 공정상 콘택의 구조 및 단차를 이용하여 간단하게 인터커넥션을 형성함으로써 모든 콘택 층간 단차, SOG 효과 및 콘택층의 스텝 커버리지 특성을 향상시킴.
4. 발명의 중요한 용도
반도체 소자의 콘택 형성 공정.

Description

반도체 소자의 콘택 형성 방법{Method of forming a contact in a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 버퍼드 폴리실리콘(buffered poly-Si)을 이용한 반도체 소자의 콘택(contact) 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 소자 내의 인터커넥션(interconnection) 형성 방법이 날로 복잡해지며 최소화되는 추세이다. 그러므로 공정상의 인터커넥션 마진(margin) 확보를 위해 부단한 노력을 기울이고 있다. 그러나 현재의 반도체 공정은 콘택(contact)에 관하여 많은 문제점을 가지고 있다.
도 1은 종래의 방법에 의해 형성된 반도체 소자의 콘택으로써 인터커넥션의 문제점을 설명하기 위한 단면도이다. 금속층(14)과 접합부(junction;15)를 연결하는 콘택 형성의 경우 다층 적층에 의하여 콘택 깊이가 깊어지고, 습식 콘택 식각시 산화막(12)의 측면에 요철이 발생하게 된다. 이와 같은 스텝 커버리지(step coverage)의 악화로 인하여 접합부(15)의 누설(leakage) 전류 등이 문제점으로 나타난다. 또한 금속층(14)의 메탈 스파이킹(metal spiking)을 방지하기 위해 베리어 메탈(barrier meatal;도시 안됨)로써 타이타늄(Ti)층 및 타이타늄 나이트라이드 (TiN)층을 증착할 경우, 습식 식각으로 인한 콘택의 요철 때문에 폴리실리콘층(13)과의 콘택 접착이 불량하게 된다. 한편 비아 콘택(도시 안됨)부분에서도 평탄화 목적으로 증착된 SOG막이 콘택 측면의 금속 라인을 부식시켜 소자의 특성을 떨어뜨리는 문제점을 발생시킨다. 도면 번호 11은 실리콘 기판을 나타낸다.
따라서 본 발명은 상기의 문제점을 해결하는 콘택의 형성으로 고밀도 소자에서 인터커넥션 효율을 향상시키는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 콘택 형성 방법은, 콘택 홀 측벽에 형성된 요홈을 채우기 위해 실리콘 기판 상부의 하지막 상에 형성된 콘택 홀을 포함하는 전체 구조 상부에 도전층을 증착한 후, 전면 식각 공정을 실시하는 단계와, 상기 콘택홀을 포함하는 전체 구조 상부에 금속층을 증착하고 패터닝 하는 단계로 이루어진 것을 특징으로 한다.
도 1은 종래의 방법에 의해 형성된 반도체 소자의 콘택구조의 단면도.
도 2(a) 내지 도 2(d)는 본 발명에 의한 반도체 소자의 콘택 형성 방법을 설명하기 위해 순차적으로 도시한 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 및 21 : 실리콘 기판 12 및 22 : 산화막
13 및 23 : 폴리실리콘층 14 및 25 : 금속층
15 및 26 : 접합부
24 및 24A : 버퍼드 폴리실리콘(buffered poly-Si)
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(d)는 본 발명에 의한 반도체 소자의 콘택 형성 방법을 설명하기 위해 순차적으로 도시한 단면도이다.
도 2(a)는 실리콘 기판(21) 상부에 산화막(22)을 증착하고, 산화막 중간의 선택된 영역에 폴리실리콘층(23)을 형성한 후, 실리콘 기판(21)과 폴리실리콘층 (23)이 노출되도록 산화막(21)을 식각하여 콘택 홀을 형성한 단면도이다. 콘택 홀 내부에 습식 식각으로 인한 요철 부위가 발생하여, 스텝 커버리지를 악화시킴을 알 수 있다.
도 2(b)는 콘택 홀을 포함하는 전체 구조 상부에 버퍼드 폴리실리콘 (buffered poly-Si;24)을 증착함한 단면도이다.
도 2(c)와 같이 증착된 버퍼드 폴리실리콘층(24)을 전면 식각 공정으로 식각하여 콘택 홀 내부의 요철 부위에만 버퍼드 폴리실리콘층(24)이 남아있도록 한다. 즉 스텝 커버리지를 나쁘게 하는 콘택 홀 내부의 요철 부위를 버퍼드 폴리실리콘 (24)으로 메꾸어 주는 공정을 나타낸다.
이때 버퍼드 폴리실리콘은 저항값이 매우 크므로 도핑(doping) 또는 임플레이션(implation)을 통하여 콘택 홀 내부에 남아있는 버퍼드 폴리실리콘층(24A)을 도체화시키고, 접합부(26)를 형성한다. 콘택 홀을 포함하는 전체 구조 상부에 금속층(25)을 증착하고 패턴을 형성하여 도 2(d)와 같이 스텝 커버리지가 양호하고 누설 전류가 없는 인터커넥션을 형성한다.
이때 금속층(25) 증착시 타이타늄이나 타이타늄 나이트라이드로 이루어지는 베리어 메탈이 필요 없게 되어 소자의 고밀적에 도움을 줄 수 있다.
상술한 바와 같이 본 발명에 의하면, 금속층 증착 공정시 스텝 커버리지를 위해서 사용하는 베리어 메탈의 공정이 필요없게 되고, 현재 공정에서 간단히 적용되므로 적은 비용으로 쉽게 콘택 주위에서 발생하는 모든 문제를 해결할 수 있다. 따라서 모든 콘택층간단차, SOG효과 및 콘택의 스텝커버리지를 향상 시킬 수 있다.

Claims (2)

  1. 반도체 소자의 제조 공정중에 형성되는 콘택 홀 하부에 발생하는 요홈을 채우기 위해 상기 콘택 홀을 포함하는 전체 구조 상부에 버퍼드 폴리실리콘을 증착하는 단계와,
    상기 버퍼드 폴리실리콘이 콘택 홀 하부면에 일부 남아있도록 전면 식각 공정을 실시한 후, 콘택 홀 하부면에 남아있는 상기 버퍼드 폴리실리콘을 도체화시키는 단계와,
    상기 콘택홀을 포함하는 전체 구조 상부에 금속층을 증착하고 패터닝하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 도체화는 도핑 또는 이온 주입 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
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