KR100338115B1 - 반도체소자의금속층형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속층 형성 방법에 관한 것으로, 금속층간의 접속 특성을 향상시키기 위하여 플러그를 형성한 후 산화막 계열의 금속층간 절연막을 식각하여 상기 플러그의 상부를 일정 높이 돌출시키므로써 금속층간의 접속 특성을 향상시키고, 후속 공정을 용이하게 실시할 수 있도록 하여 소자의 전기적 특성 및 수율이 향상될 수 있도록 하는 반도체 소자의 금속층 형성 방법에 관한 것이다.
Description
본 발명은 반도체 소자의 금속층 형성 방법에 관한 것으로, 특히 금속층간의 접속 특성이 향상될 수 있도록 한 반도체 소자의 금속층 형성 방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화됨에 따라 금속층은 이중 또는 다중 구조로 형성되며, 금속층간의 접속을 위한 콘택 홀의 크기도 미세화된다. 콘택 홀의 크기가 미세화됨으로 인해 콘택 홀에서의 금속의 층덮힘 특성이 저하되고, 따라서 금속층간의 접촉 불량 또는 평탄화 저하등의 문제가 발생된다. 그러므로 콘택 홀내에 텅스텐(W)과 같은 금속을 매립하여 플러그(Plug)를 형성하고, 금속층간의 접촉이 플러그를 통해 이루어지도록 한다. 그러면 종래 반도체 소자의 금속층 형성 방법을 제 1A도 내지 제 1C도를 이용하여 설명하면 다음과 같다.
제 1A 도를 참조하면, 소정의 구조가 형성된 실리콘 기판(1) 상부에 절연층(2)을 형성한 후 그 상부에 제 1 금속층(3) 및 금속층간 절연막(4)을 순차적으로 형성한다. 제 1 금속층(3)의 소정 부분이 노출되도록 금속층간 절연막(4)을 식각하여 콘택 홀(5)을 형성한다.
제 1B 도를 참조하면, 콘택 홀(5)이 매립되도록 전체 구조 상부에 텅스텐(W)과 같은 금속을 증착한 후 금속층간 절연막(4)이 노출되는 시점까지 금속을 에치 백(Etch Back)하여 콘택 홀(5)내에 플러그(6)를 형성한다. 여기서, 에치 백 공정을 실시할 때 플러그(6)의 상부(A 부분)가 국부적으로 함몰되는 현상이 발생된다.
제 1C 도는 전체 구조 상부에 알루미늄(Al)과 같은 금속을 증착하여 제 2 금속층(7)을 형성한 상태의 단면도이다. 그런데, 플러그(6) 상부의 함몰된 부분(A 부분)으로 인하여 제 2 금속층(7)에 단차가 형성된다. 이러한 단차는 금속층이 다중으로 형성되는 경우 점점 심화된다. 또한 제 2 금속층(7) 상부에 금속층간 절연막(도시 안됨)이 형성되고, 제 2 금속층(7)과 상부에 형성되는 금속층간의 접속을 위한 콘택 홀을 형성할 때 제 2 금속층(7)의 단차가 형성된 부분에 잔류되는 금속층간 절연막으로 인해 금속층간의 접촉이 불량해지며, 잔류되는 금속층간 절연막을완전히 제거하기 위해서는 과도 식각을 진행해야 한다.
따라서, 본 발명은 금속층간의 접속을 위한 플러그를 형성한 후 금속층간 절연막을 식각하여 플러그의 상부를 일정 높이 돌출시켜 상기한 단점을 해소할 수 있는 반도체 소자의 금속층 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 절연층이 형성된 실리콘 기판상에 제 1 금속층 및 산화막을 순차적으로 형성한 후 상기 제 1 금속층의 소정 부분이 노출되도록 상기 산화막을 패터닝하여 콘택 홀을 형성하는 단계와, 상기 콘택 홀이 매립되도록 전체 구조 상부에 텅스텐을 형성한 후 전면 식각 공정을 실시하여 플러그를 형성하는 단계와, 건식 식각 공정을 실시하여 상기 플러그 상부의 일부를 식각하고 상기 플러그의 상부가 일정 높이 돌출되도록 상기 산화막을 식각하는 단계와, 전체 구조 상부에 제 2 금속층을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제 2A 도 내지 제 2D 도는 본 발명에 따른 반도체 소자의 금속층 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
제 2A 도를 참조하면, 소정의 구조가 형성된 실리콘 기판(11) 상부에 절연층(12)을 형성하고, 그 상부에 제 1 금속층(13) 및 금속충간 절연막(14)을 순차적으로 형성한다. 여기서, 금속층간 절연막(14)은 HTO막, TEOS막, BPSG막등의 산화막으로 형성한다. 제 1 금속층(13)의 소정 부분이 노출되도록 금속층간 절연막(14)을 소정 영역을 식각하여 콘택 홀(15)을 형성한다.
제 2B 도를 참조하면, 콘택 홀(15)이 매립되도록 전체 구조 상부에 텅스텐(W)등의 금속을 증착한다. SF6및 O2가스를 이용한 건식 식각 공정으로 금속층간 절연막(14)이 노출되는 시점까지 금속을 에치 백하여 콘택 홀(15)내에 플러그(16)를 형성한다. 이때, 에치 백 공정시 플러그(16)의 상부(B 부분)가 국부적으로 함몰되는 현상이 발생된다.
제 2C 도를 참조하면, 산화막으로 형성된 금속층간 절연막(14)과 텅스텐으로 형성된 플러그(16)의 식각 선택비가 10 : 1 이상이 되도록 CHF3및 CF4가스를 이용한 건식 식각 공정으로 금속층간 절연막(14)을 300 내지 500Å 정도 식각한다. 이에 의해 플러그(16)는 금속층간 절연막(14)보다 100 내지 300Å 정도 상부로 돌출된다. 또한, 건식 식각 공정에 의해 플러그(16) 상부의 함몰된 부분(B 부분)은 제거되며, 플러그(16)의 돌출된 부분의 모서리는 둥근 형태를 갖게 된다.
제 2D 도는 전체 구조 상부에 제 2 금속층(17)을 형성한 상태의 단면도로 서, 이때 플러그(16)의 돌출부로 인해 제 2 금속층(17)의 층덮힘 상태가 양호해진다. 따라서 이후 제 2 금속층(17)상에 또다른 금속층간 절연막(도시 안됨)을 형성하고, 제 2 금속층(17)과 상부에 형성되는 금속층간의 접속을 위한 콘택 홀 형성시 금속층간 절연막을 과도 식각하지 않아도 된다. 또한 플러그(16)와 제 2 금속층(17)의 접촉되는 면적이 최대화되어 금속층간의 접속 특성이 향상된다.
상술한 바와 같이 본 발명에 의하면 금속층간의 접속을 위한 플러그를 형성한 후 금속층간 절연막을 식각하여 상기 플러그의 상부를 일정 높이 돌출시키므로써 금속층간의 접속 특성을 향상시키고, 후속 공정을 용이하게 실시할 수 있도록 하여 소자의 전기적 특성 및 수율이 향상될 수 있도록 한다.
제 1A 도 내지 제 1C 도는 종래 반도체 소자의 금속층 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
제 2A 도 내지 제 2D 도는 본 발명에 따른 반도체 소자의 금속층 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 및 11 : 실리콘 기판 2 및 12 : 절연층
3 및 13 : 제 1 금속층 4 및 14 : 금속층간 절연막
5 및 15 : 콘택 홀 6 및 16 : 플러그
7 및 17 : 제 2 금속층
Claims (2)
- 반도체 소자의 금속층 형성 방법에 있어서,절연층이 형성된 실리콘 기판상에 제 1 금속층 및 산화막을 순차적으로 형성한 후 상기 제 1 금속층의 소정 부분이 노출되도록 상기 산화막을 패터닝하여 콘택 홀을 형성하는 단계와,상기 콘택 홀이 매립되도록 전체 구조 상부에 텅스텐을 형성한 후 전면 식각 공정을 실시하여 플러그를 형성하는 단계와,상기 산화막과 플러그의 식각 선택비가 10 : 1 이상이 되도록 CHF3및 CF4가스를 이용한 건식 식각 공정을 실시하여 상기 플러그 상부의 일부를 식각하고 상기 플러그의 상부가 일정 높이 돌출되도록 상기 산화막을 식각하는 단계와,전체 구조 상부에 제 2 금속층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
- 제 1 항에 있어서,상기 건식 식각 공정은 상기 산화막이 300 내지 500Å 정도 식각되도록 실시하는 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
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