KR0124783B1 - 반도체 장치의 제조방법 - Google Patents

Abstract

본 발명은 초고집적 반도체 장치의 층간 접속을 위한 콘택홀 형성방법 및 층간절연막 평탄화방법에 관한 것이다.

본 발명의 콘택홀 형성방법은 도전층상에 절연막을 형성하는 단계, 상기 절연막의 소정부분에 수직 측벽을 갖는 콘택홀을 형성하여 상기 도전층 표면을 노출시키는 단계, 상기 콘택홀이 형성된 절연막을 스퍼터 식각하여 콘택홀 상부를 경사지게 함과 더불어 상기 스퍼터식각에 의해 생성된 식각부산물이 콘택홀 측벽에 재증착되도록 하여 콘택홀 측벽이 전체적으로 완만한 경사를 이루도록 하는 단계를 포함하여 이루어지며, 본 발명의 층간 절연막 평탄화 방법은 한 개 또는 그 이상의 돌출된 구조물이 형성된 반도체 기판전면에 PECVD에 의한 제1평탄화층을 형성하는 단계, 상기 PECVD에 의한 제1평탄화층을 스퍼터 식각하여 상기 돌출된 구조물의 형상을 따라 형성된 제1평탄화층의 돌출부 엣지부분의 수평방향에 대해 약 45°각도의 경사를 이루도록 하는 단계, 상기 PECVD에 의한 제1평탄화층상에 PECVD에 의한 제2평탄화층을 두껍게 형성하여 돌출된 구조물이 형성된 반도체 기판 표면을 평탄화시키는 단계를 포함하여 이루어진다.

Description

반도체 장치의 제조방법

제1도(a) 내지 (c)는 종래의 일반적인 반도체 소자의 콘택홀 형성방법을 도시한 공정순서도.

제2도(a) 내지 (c)는 종래의 경사진 측벽을 갖는 콘택홀 형성방법을 도시한 공정순서도.

제3도(a) 내지 (d)는 본 발명에 의한 콘택홀 형성방법을 도시한 공정순서도.

제4도는 종래 PECVD에 의한 막을 이용한 반도체 소자의 평탄화공정을 도시한 도면.

제5도(a) 내지 (e)는 본 발명에 의한 반도체 소자의 평탄화방법을 도시한 공정 순서도.

* 도면의 주요부분에 대한 부호의 설명

100 : 도전층 1 : 절연막

2 : 콘택홀

3 : 스퍼터식각에 의해 형성된 콘택홀 상부의 경사면

4 : 재증착된 식각부산물 10 : 포토레지스트

101 : 상부도전층 20 : 기판

21 : 게이트전극 22 : 절연막

23 : 제1평탄화층 24 : 제2평탄화층

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 초고집적(ULSI) 반도체 소자 제조를 위한 다층배선간 접속공정(Interconnection)에 적당하도록 한 콘택홀 형성 및 층간절연막 평탄화 방법에 관한 것이다. 반도체 집적회로소자에 있어서 다층의 절연층에 의해 각각 분리된 다층의 도전층은 절연층에 형성되는 콘택홀(Contact hole) 또는 비아(via)에 의해 서로 전기적으로 연결된다.

상기 절연층에 의해 분리된 하층의 도전층과 상층의 도전층을 연결하기 위한 콘택홀을 형성하는 가장 간단한 방법은 절연층을 포토레지스트로 마스킹한 후 통상의 포토리소그래피 공정에 의해 포토레지스트에 형성된 개구부를 통해 상기 절연층의 소정부분을 선택적으로 식각하여 하층의 도전층을 노출시키는 것이다.

포토레지스트의 개구부와 동일한 크기를 갖는 콘택홀을 형성하기 위해 이방성식각이 사용되거나 또는 포토레지스트 마스크의 개구부보다 크기가 큰 콘택홀을 형성하기 위해 등방성 식각이 사용되기도 한다.

상기와 같이 콘택홀을 식각한 다음 포토레지스트를 제거하고 절연층상에 도전물질을 증착한다.

상기 도전물질은 콘택홀 내부에도 증착되게 되어 콘택홀을 통해 하층의 도전층과 전기적인 접속이 이루어지게 된다.

상기의 콘택홀 형성방법은 콘택홀 크기가 충분히 크고 절연층이 얇을 경우에는 효과적이나, 절연층이 두껍다거나 콘택홀 크기가 작을 경우에는 문제가 발생한다.

두꺼운 절연층이 사용될 경우 도전층들 사이의 커패시턴스를 감소시킨다는 관점에서는 바람직하나, 단차가 커지게 되어 스텝 커버리지(step coverage)가 나빠지게 될 뿐 아니라 콘택홀의 엣지(edge)부근에서 도전층이 얇아지는 문제가 발생한다.

콘택홀의 크기가 작을 경우에는 콘택홀의 피치(pitch)를 감소시키는 데에는 바람직하지만 상층의 도전층 형성을 위한 도전물질의 증착시 콘택홀이 완전히 도전물질에 의해 매몰되지 않게 되어 보이드(void) 등과 같은 결함이 발생하게 된다.

상기와 같은 문제는 반도체 소자와 더욱 더 고집적화되어 감에 따라 콘택홀의 애스펙트비(Aspect ratio)가 매우 커지게 되면서 더욱 심각하게 대두된다.

상기 문제점을 해결하기 위한 도전층의 스텝 커버리지를 향상시키는 방법으로 콘택홀을 경사지게 형성하는 것이다.

가장 일반적인 방법으로 이방성 식각방법과 등방성 식각방법의 특성을 이용하는 것으로 제1도에 도시된 바와 같이, 개구부를 가진 포토레지스트(2)로 절연층(1)을 마스킹한 다음 절연층(1)을 등방성 식각하여 절연층(1)의 윗부분에 완만한 경사를 갖게하고(제1도(a)), 이어서 이방성식각을 행하여 콘택홀의 하부는 수직형태의 프로파일을 갖도록 함으로써(제1도(b)) 스텝 커버리지를 개선시킨다.

그러나 이 방법은 콘택홀 크기에 비해 절연층이 두꺼운 경우, 즉 애스펙트비(Aspect ratio)가 높을 경우에는 스텝 커버리지가 개선되는 정도가 그다지 크지않아 유효한 방법이 되지 않는다.

콘택홀을 경사지게 형성하는 방법으로 미국 특허 제5,162,261호에는 다층의 절연막을 이용하여 완만한 경사를 갖는 콘택홀을 형성하는 방법이 기술되어 있다.

이 방법은 제2도에 도시된 바와 같이 기판(12)상에 형성된 전도체(13) 상부에 제1절연층(36)을 형성하고 이방성 식각을 행하여 콘택홀(38)을 형성한 다음 제2절연층(40)을 증착한다(제2도(a)).

이어서 스퍼터(sputter)식각에 의해 제2절연층(40)을 식각하여 콘택홀에 경사를 준 다음(제2도(b)) 블랭킷 식각(Blanket Etch)를 행하여 콘택홀 이외의 부분에 남아있는 제2절연층을 제거함으로써 완만하게 경사진 콘택홀을 형성하여 스텝 커버리지를 개선시킨다.

그러나 이 방법도 역시 절연층의 두께가 얇고 콘택홀의 크기가 클 경우에는 유효하다고 할 수 있으나, 콘택홀의 크기가 작고 절연층이 두꺼운 경우인 콘택홀의 애스펙트비가 큰 상태에서는 적용하기가 어렵다.

한편, 상기한 바와 같은 소자간 접속을 위한 도전층을 비롯하여 트랜지스터와 같은 능동소자 및 레지스터(resistor)와 같은 수동소자를 소정의 층(layer)들을 패터닝하여 반도체 기판상에 형성함으로써 집적회로구조를 완성함에 있어서, 평탄하지 않은 표면이 형성되는 결과를 초래하게 된다.

이에 따라 통상 산화막과 같은 절연층을 평탄하지 않은 표면상에 형성한 다음 그위에 또 다른 패터닝된 층들을 형성하고 있다.

그러나 산화막은 하지층의 형상을 따라 형성되는 경향이 있어 단차가 있는 평탄화되지 않은 표면을 생성한다.

이러한 평탄하지 않은 표면상에 리소그래피(lithography)기술을 이용하여 또 다른 층들을 패터닝하는 것은 어렵다.

반도체 소자의 구조가 점점 복잡해짐에 따라 평탄화 공정의 중요성은 더해가고 있다.

특히 매몰 비트라인(Buried bit line)이나 3차원 구조의 커패시터를 필요로 하는 64M DRAM 이상급 반도체 장치에서는 심한 단차가 생기므로 평탄화가 중요하다.

또한 상술한 층간 접속(Interconnection)공정에서도 소자의 신뢰성을 향상시킨다는 점에서 매우 중요하다.

종래 평탄화 기술로서 증착방법의 특성을 이용한 것으로, LPCVD(Low Pressure Chemical Vapor Deposition)을 이용한 방법 및 PECVD(Plasma Enhanced Chemical Vapor Deposition)을 이용한 방법 등이 있는바, LPCVD에 의해 평탄화층을 형성하는 방법은 비교적 표면의 굴곡이 심하지 않은 평탄화층을 이룰 수 있으나, 공정시간이 매우 길고 지나치게 평탄화층이 두꺼울 경우에는 동일한 공정을 여러번 반복해야 하는 단점과, 표면장력 등의 차이로 인해 주변막들에 부담을 줄 수 있는 단점이 있다.

한편, PECVD를 이용한 두꺼운 막을 증착하는 방법은 LPCVD 방법의 문제점을 해결할 수 있으나, 제4도에 도시한 바와 같이 근본적으로 스텝 커버리지가 좋지 않아 평탄화시키고자 하는 하지층의 패턴의 피치가 작을 경우 그 증착 특성상 큰 보이드(A)가 발생되는 문제가 있다.

또한 유동성이 큰 SOG(Spin On Glass)를 평탄화층으로 이용하는 방법도 있으나, SOG는 금속에 부식을 유발시키는 문제가 있어 금속배선 등을 평탄화시키는데 적당하지 않다.

본 발명의 목적은 스퍼터식각을 이용하여 초고집적 반도체 장치에 적합한 경사진 측벽을 갖는 콘택홀을 형성하는 반도체 장치의 제조방법을 제공하는데 있다.

본 발명의 다른 목적은 스퍼터식각을 이용한 반도체 장치의 층간 평탄화가 효율적으로 이루어지도록 한 반도체 장치의 제조방법을 제공하는데 있다.

상기 본 발명의 목적은 반도체 기판상에 도전층을 형성하는 단계와, 상기 도전층상에 절연층을 형성하는 단계, 상기 절연층의 소정부분을 제거하여 상기 도전층을 노출시키는 콘택홀을 형성하는 단계 및 상기 절연층을 스퍼터식각하여 콘택홀 측벽을 경사지게 하는 단계로 이루어진 본 발명의 콘택홀 형성방법에 의해 달성된다.

본 발명에 의하면 상기 절연층에 콘택홀을 형성하는 공정은 절연층위에 포토레지스트를 도포한 다음 이를 콘택홀 패턴으로 패터닝한 후, 절연층을 상기 포토레지스트 패턴을 마스크로 하여 이방석 식각함으로써 행해진다.

상기 절연층에 콘택홀을 형성한 후, MERIE(Magnetic Enhanced Reactive Ion Etching)장비를 사용하여 Ar 가스로 절연층을 스퍼터 식각한다.

이때 절연층 표면에 대하여 수직방향으로 식각되는 식각속도(Etch rate)보다 45°방향으로 약 2배정도 빠르게 식각된다.

따라서 상기 형성된 콘택홀 상부의 엣지(edge)부분의 식각이 빠르게 진행되어 콘택홀의 윗부분이 경사지게 된다.

또한 스퍼터 식각 공정중에 스퍼터 식각에 의해 생성된 식각 부산물(by-product)이 콘택홀 측벽에 재증착(Re-Deposition)된다.

이와 같이 측벽에 재증착된 식각 부산물로 인해 콘택홀의 경사가 더욱 완만해진다. 따라서 후속 공정인 상부 도전층 증착 공정시 스텝 커버리지가 향상된다.

상기 본 발명의 다른 목적은 평탄화시키고자 하는 반도체 기판상의 돌출된 구조물상에 PECVD에 의한 제1평탄화층을 얇게 형성한 후, 상기 제1평탄화층을 스퍼터 식각하여 45°방향으로 경사지게 한 다음 그 위에 PECVD에 의한 제2평탄화층을 평탄화가 이루어지도록 두껍게 형성하고 필요한 두께만큼 남도록 블랭킷 식각하는 평탄화공정에 의해 달성된다.

상기 제1평탄화층은 상기 인접된 돌출 구조물 사이의 공간에 보이드가 생기지 않을 정도의 두께로 얇게 형성된다.

이와 같이 형성된 제1평탄화층을 MERIE에 의해 스퍼터 식각하게 되면 상술한 바와 같이 수직방향으로 식각되는 속도에 비해 45°방향으로 2배정도 빠르게 식각이 진행되므로 평탄화시키고자 하는 상기 돌출된 구조물의 상부 엣지부분상에 형성된 제1평탄화층 부분의 식각이 평탄화층 상부 표면부위보다 많이 이루어지게 되어 수평방향에 대해 약 45°각도의 경사가 형성된다.

이와 같이 완만한 경사를 이루는 제1평탄화층상에 다시 PECVD에 의한 제2평탄화층을 평탄화가 이루어지도록 두껍게 증착한 후 원하는 두께가 되도록 블랭킷 식각함으로써 하지층의 평탄화를 이룬다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.

제3도는 본 발명의 실시예에 따른 스퍼터 식각을 이용한 콘택홀 형성방법을 도시한 공정 순서도이다.

제3도(a)에 도시된 바와 같이 반도체 기판(도시하지 않음)상에 형성된 도전층(100)위에 층간절연막(1)을 형성하고, 이위에 포토레지스트(10)를 도포한 후 이를 포토리소그래피 공정에 의해 패터닝하여 콘택홀 패턴을 형성한다.

상기 도전층(100)은 반도체 소자의 제1층 금속배선일 수 있고, 또는 불순물이 도핑된 폴리실리콘 게이트이나 워드라인일 수도 있으며, 다층 구조의 반도체 소자에 있어서 콘택홀을 통해 상층의 도전층과 전기적으로 접속되는 모든 도전층일 수 있다.

상기 층간절연막(1)은 일반적으로 산화막이 이용된다. 상기 층간절연막(1)은 단일층의 절연막으로 이루어질 수도 있고, 2층 이상의 다층 구조로 된 절연막일 수도 있다.

다음에 제3도(b)에 도시된 바와 같이 상기 포토레지스트패턴(10)을 마스크로 하여 상기 층간절연막(1)의 소정부분을 이방성 식각한 후, 포토레지스트패턴(10)을 제거한다.

상기와 같이 이방성 식각에 의해 일차적으로 형성된 콘택홀(2)은 수직형태의 프로파일을 갖는다. 이어서 제3도(c)에 도시된 바와 같이 MERIE 장비를 사용하여 압력 25m Torr, 파워 350와트(watt), 자기장(Magnetic field) 70가우스(Gauss)의 조건하에서 유량 50SCCM(Standard Cubic Centimeters per Minute)의 Ar 가스를 이용하여 상기 층간절연막인 산화막(1)을 스퍼터 식각한다.

상기 조건으로 스퍼터 식각할때 산화막의 식각비는 약 140Å/min이다.

산화막은 스퍼터식각시 표면에 대해 수직인 방향보다 45°각도의 방향에서 약 2배 정도 식각이 빠르게 일어나므로 제3도(c)에 도시된 바와 같이 수직으로 입사되는 이온에 의해 상기 산화막(1)의 표면부위가 식각됨과 동시에 45°각도록 입사되는 이온에 의해 상기 일차적으로 형성된 콘택홀 상부의 식각이 더욱 빠르게 진행되어 경사(3)가 생기게 된다.

상기 스퍼터 식각공정시 반도체 기판의 뒷면(Back side)에 He가스를 흘려 주어 냉각(cooling)시키면 더욱 안정된 식각 공정 결과가 얻어진다.

상기 산화막의 스퍼터식각시 식각부산물이 생성되며, 제3도(c)에 도시된 바와 같이 이 식각부산물(4)이 콘택홀의 측벽에 재증착된다.

이 식각부산물(4)에 의해 콘택홀 측벽은 더욱 완만한 경사를 이루게 된다. 제3도(c)에서 점선으로 나타낸 부분은 최초의 이방성 식각에 의해 형성된 콘택홀 프로파일이다.

상기 식각 부산물을 이루는 성분은 산화막계의 물질로서 HF용액에 의해 쉽게 제거되므로 경우에 따라 제거할 수도 있으나, 제거하지 않은 상태로 두는 것이 콘택홀의 프로파일이 보다 완만한 형태로 되므로 상기 도전층(100)과의 접속을 위해 콘택홀상에 상부 도전층 형성할 때 상부 도전층의 스텝 커버리지를 향상시키는데 바람직하다.

제3도(d)를 참조하면, 상기와 같이 형성된 경사진 측벽을 갖는 콘택홀을 통해 하부의 도전층(100)과 전기적 접속을 이루는 상부도전층(101)을 콘택홀을 포함한 절연막(1) 상부에 형성한다.

제3도(d)에 도시된 바와 같이 상부 도전층의 스텝 커버리지가 우수함을 알 수 있다.

이상과 같이 본 발명의 콘택홀 형성방법에 의하면 스퍼터식각에 의해 콘택홀 상부에 경사가 형성되며 스퍼터 식각시 생성된 식각 부산물이 콘택홀 측벽에 재증착되면서 콘택홀 측벽의 전체적인 경사가 더욱 완만해진다.

이에 따라 콘택홀상에 형성되는 도전층의 스텝 커버리지가 개선되며 신뢰성이 향상되는 효과가 얻어진다.

제5도는 본 발명의 실시예에 따른 반도체 소자의 층간 평탄화 방법을 도시한 공정 순서도이다.

제5도(a)를 참조하면 돌출된 구조물(21, 22)이 형성된 예컨대 실리콘 웨이퍼와 같이 기판(20) 표면을 평탄화시키기 위해 PECVD에 의한 제1평탄화층(23)을 상기 돌출된 구조물이 형성된 기판(20) 전면에 형성된다.

상기 돌출된 구조물은 반도체 소자의 금속배선 또는 그밖의 도전층이나 절연층일 수 있으며, 제5도에 도시된 본 발명의 실시의 경우에는 상기 돌출된 구조물이 게이트전극(21)과 이 게이트전극을 둘러싸는 절연막(22)으로 되어 있다.

상기 게이트전극(21)은 예컨대, 불순물이 도핑된 폴리실리콘층이며, 절연막(22)은 예컨대 산화막으로 되어 있다.

상기 제5도의 구조에서 인접한 게이트전극간의 거리는 약 0.5μm이다. 상기 게이트전극(21)이 형성된 기판 표면을 평탄화시키기 위한 제1평탄화층(23)은, 예컨대 PECVD에 의해 형성된 질화막이거나 산화막이다.

제5도의 본 발명의 실시예에서는 제1평탄화층(23)으로 PECVD에 의한 질화막을 사용하였다.

상기 PECVD에 의한 질화막(23)을 게이트전극(21) 및 산화막(22)이 형성된 기판(20)전면에 인접한 게이트사이의 공간에 보이드가 생기지 않을 정도의 두께로 얇게 형성한다.

상기한 바와 같이 게이트전극(21)간의 거리가 0.5μm임을 고려할 때 상기 질화막(23)은 2500Å 정도의 두께로 형성하는 것이 바람직하다.

이와 같이 형성된 제1평탄화층(23)에 의해서는 평탄화가 이루어지지 않으며, 제5도(b)에 도시된 바와 같이 게이트전극 상부의 엣지 부분상에 평탄화층이 두껍게 형성되어(참조부호 25참조) 평탄도가 나쁘다.

다음에 제5도(b)를 참조하면, MERIE 장비를 이용하여 상기 제1평탄화층인 질화막(23)을 스퍼터 식각한다.

상기 조건을 압력 25m Torr, 파워 350와트(W), 자기장 70가우스(Gauss), Ar 가스유량 50SCCM(Ar 가스 대신 O2 가스를 사용하는 것도 가능하다)으로 하여 스퍼터 식각을 진행하게 되면 상술한 바와 같이 질화막(23)의 표면에 대한 수직방향으로 식각되는 속도보다 45°방향으로 식각되는 속도가 약 2배정도 빠르므로 제5도(a)의 질화막의 소정부분(25)의 식각이 더욱 많이 이루어지게 되어 제5도(b)와 같이 질화막(23)에 약 45°각도의 경사가 형성된다.

상기 식각 조건하에서 스퍼터 식각했을 때 PECVD에 의한 질화막(23)의 식각비는 약 140Å/min이며, 식각된 양은 질화막 표면에 대해 수직방향으로 약 800Å이다.

다음에 제5도(c)를 참조하면, 상기와 같이 스퍼터 식각에 의해 45°각도의 경사가 형성된 질화막(23)위에 PECVD에 의한 제2평탄화층(24)을 형성한다.

제2평탄화층은 PECVD에 의한 질화막 또는 산화막으로 형성한다.

상기 제1평탄화층(23)과 제2평탄화층(24)은 동일한 막으로 형성할 수 있고, 다른 종류의 막으로 형성할 수도 있다. 제2평탄화층(24)은 제5도(d)에 도시된 바와 같이 평탄화가 이루어지도록 두껍게 형성한다.

이어서, 제5도(e)를 참조하면, 제2평탄화층(24)을 블랭킷 식각하여 필요한 두께만큼은 남김으로써 평탄화 공정을 완성한다.

이상과 같이 본 발명의 평탄화 방법에 의하면 스텝 커버리지가 나빠서 평탄화층으로 이용하기 불가능한 PECVD에 의한 절연막을 스퍼터 식각에 의해 완만한 경사를 이루도록 하여 스텝커버리지를 개선시킴으로써 평탄화층으로 이용할 수 있게 된다.

본 발명은 초고집적(ULSI) 반도체 소자의 다층 구조의 층간접속(Interconnection)을 위한 콘택홀 형성공정과 층간절연막의 평탄화공정시 스퍼터 에치를 이용하여 절연막에 완만한 경사가 형성되게 함으로써 스텝 커버리지를 개선시켜 신뢰성 향상을 도모한다.

Claims (8)

1. 도전층상에 절연막을 형성하는 단계, 상기 절연막의 소정부분에 수직 측벽을 갖는 콘택홀을 형성하여 상기 도전층표면을 노출시키는 단계, 상기 콘택홀이 형성된 절연막을 스퍼터 식각하여 콘택홀 상부를 경사지게 함과 더불어 상기 스퍼터식각에 의해 생성된 식각 부산물이 콘택홀측벽에 재증착되도록 하여 콘택홀 측벽이 완만한 경사를 이루도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
2. 제1항에 있어서, 상기 절연막은 산화막임을 특징으로 하는 반도체 장치의 제조방법.
3. 제1항에 있어서, 상기 절연막은 단일막 또는 2층 이상의 다층의 절연막으로 이루어진 다층막중의 어느 하나임을 특징으로 하는 반도체 장치의 제조방법.
4. 제1항에 있어서, 상기 스퍼터 식각은 Ar 가스를 이용하여 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
5. 반도체 기판상에 하부도전층을 형성하는 단계, 상기 하부도전층상에 절연막을 형성하는 단계, 상기 절연막의 소정부분에 수직 측벽을 갖는 콘택홀을 형성하는 상기 하부도전층 표면을 노출시키는 단계, 상기 콘택홀이 형성된 절연막을 스퍼터 식각하여 콘택홀 상부를 경사지게 함과 더불어 상기 스퍼터 식각에 의해 생성된 식각 부산물이 콘택홀 측벽에 재증착되도록 하여 콘택홀 측벽이 전체적으로 완만한 경사를 이루도록 하는 단계, 상기 경사진 측벽을 갖는 콘택홀을 통해 상기 하부 도전층과 전기적으로 접속되도록 상기 콘택홀을 포함한 절연막 전면에 도전물질을 증착하여 상부 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
6. 한 개 또는 그 이상의 돌출된 구조물이 형성된 반도체 기판전면에 PECVD에 의한 제1평탄화층을 형성하는 단계, 상기 PECVD에 의한 제1평탄화층을 스퍼터 식각하여 상기 돌출된 구조물의 형성된 제1평탄화층의 돌출부 엣지부분이 수평방향에 대해 약 45°각도의 경사를 이루도록 하는 단계, 상기 PECVD에 의한 제1평탄화층상에 PECVD에 의한 제2평탄화층을 두껍게 형성하여 돌출된 구조물이 형성돼 반도체 기판표면을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
7. 제6항에 있어서, 상기 제1평탄화층과 제2평탄화층은 산화막 또는 질화막중의 어느 하나임을 특징으로 하는 반도체 장치의 제조방법.
8. 제6항에 있어서, 상기 스퍼터 식각은 Ar 가스 또는 O₂가스의 어느 하나를 이용하여 행하는 것을 반도체의 제조방법.