KR950006992A - 초고집적 반도체 장치의 제조방법 - Google Patents
초고집적 반도체 장치의 제조방법 Download PDFInfo
- Publication number
- KR950006992A KR950006992A KR1019930016702A KR930016702A KR950006992A KR 950006992 A KR950006992 A KR 950006992A KR 1019930016702 A KR1019930016702 A KR 1019930016702A KR 930016702 A KR930016702 A KR 930016702A KR 950006992 A KR950006992 A KR 950006992A
- Authority
- KR
- South Korea
- Prior art keywords
- contact hole
- insulating film
- forming
- pecvd
- planarization layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims 5
- 238000000034 method Methods 0.000 claims abstract description 21
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims abstract 11
- 238000000992 sputter etching Methods 0.000 claims abstract 11
- 239000000758 substrate Substances 0.000 claims abstract 5
- 239000006227 byproduct Substances 0.000 claims abstract 3
- 238000005530 etching Methods 0.000 claims 4
- 239000000463 material Substances 0.000 claims 2
- 150000004767 nitrides Chemical class 0.000 claims 2
- 239000004020 conductor Substances 0.000 claims 1
- 238000000151 deposition Methods 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 claims 1
- 230000008719 thickening Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract 8
- 239000011229 interlayer Substances 0.000 abstract 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 초고집적 반도체 장치의 층간 접속을 위한 콘택홀 형성방법 및 층간 절연 막 평탄화방법에 관한 것이다.
본 발명의 콘택홀 형성방법은 도전층(100)상에 절연막(1)을 형성하는 단계; 상기 절연막(1)의 소정부분에 수직측벽을 갖는 콘택홀(2)을 형성하여, 상기 도전층(100)표면을 노출시키는 단계; 상기 콘택홀(2)이 형성된 절연막(1)을 스퍼터 식각하여 콘택홀 상부를 경사지게함과 더불어 상기 스퍼터식각에 의해 생성된식각 부산물(4)이 콘택홀 측벽에 재증착되도록 하여 콘택홀 측벽이 전체적으로 완만한 경사를 이루도록 하는 단계를 포함하여 이루어지며, 본 발명의 층간절연막 평탄화 방법은 한 개 또는 그 이상의 돌출된 구조물(21,22)이 형성된 반도체 기판전면에 PECVD에 의한 제1평탄화층(23)을 형성하는 단계, 상기 PECVD에 의한 제1평탄화층을 스퍼터식각하여 상기 돌출된 구조물의 형상을 따라 형성된 제1평탄화층의 돌출부 엣지부분(25)이 수평방향에 대해 약 45°각도의 경사를 이루도록 하는 단계, 상기 PECVD에 의한 제1평탄화층상에 PECVD에 의하여 제2평탄화층을 두껍게 형성하여 돌출된 구조물이 형성된 반도체 기판 표면을 평탄화시키는 단계를 포함하여 이루어진다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도(a)내지 (d)도는 본 발명에 의한 콘택홀 형성방법을 도시한 공정순서도.
제5도(a) 내지 (e)는 본 발명에 의한 반도체 소자의 평탄화방법을 도시한 공정순서도.
Claims (16)
- 도전층(100)상에 절연막(1)을 형성하는 단계, 상기 절연막(1)의 소정부분에 수직 측벽을 갖는 콘택홀(2)을 형성하여 상기 도전층(100) 표면을 노출시키는 단계; 상기 콘택홀(2)이 형성된 절연막(1)을 스퍼터 식각하여 콘택홀 상부를 경사지게 함과 더불어 상기 스퍼터 식각에 의해 생성된 식각 부사물(4)이 콘택홀 측벽에 재층착되도록 하여 콘택홀 측벽이 전체적으로 완만한 경사를 이루도록 하는 단계를 포함하는 것을 특징으로 하는 초고집적 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 절연막(1)은 산화막임을 특징으로 하는 초고집적 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 절연막(1)은 단일막 또는 2층 이상의 다층의 절연막으로 이루어진 다층막중의 어느 하나임을 특징으로 하는 초고집적 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 절연막(1)의 소정부분에 수직측벽을 갖는 콘택홀(2)을 형성하는 단계는 포토레지스트 패턴(10)을 마스크로 이용하여 절연막(1)을 이방성 식각하는 공정에 의해 행해짐을 특징으로 하는 초고집적 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 스퍼터 식각 공정은 MERIE 장비를 이용하여 행하는 것을 특징으로 하는 초고집적 반도체 장치의 제조방법.
- 제5항에 있어서, 상기 스퍼터 식각은 Ar 가스를 이용하여 행하는 것을 특징으로 하는 초고집적 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 콘택홀 측벽에 재층착된 식각 부산물(4)을 제거하느 단계를 더 포함하는 것을 특징으로 하는 초고집적 반도체 장치의 제조방법.
- 반도체 기판상에 하부도전층(100)을 형성하는 단계; 상기 하부도전층(100)상에 절연막(1)을 형성하는 단계; 상기 절연막(1)의 소정부분에 수직 측벽을 갖는 콘택홀(2)을 형성하여 상기 하부도전층(100) 표면을 노출시키는 단계; 상기 콘택홀이 형성된 절연막(1)을 스퍼터 식각하여 콘택홀 상부를 경사지게 함과 더불어 상기 스퍼터 식각에 의해 생성된 식각 부산물(4)이 콘택홀 측벽에 재증착되도록 하여 콘택홀 측벽이 전체적으로 완만한 경사를 이루도록 하는 단계; 상기 경사진 측벽을 갖는 콘택홀을 통해 상기 하부 도전층(100)과 전기적으로 접속되도록 상기 콘택홀을 포함한 절연막(1) 전면에 도전물질을 증착하여 상부 도전층(101)을 형성하는 단계를 포함하는 것을 특징으로 하는 초고집적 반도체 장치의 제조방법.
- 한 개 또는 그 이상의 돌출된 구조물(21,22)이 형성된 반도체 기판전면에 PECVD에 의한 제1평탄화층(23)을 형성하는 단계, 상기 PECVD에 의한 제1평탄화층을 스퍼터식각하여 상기 돌출된 구조물의 형상을 따라 형성된 제1평탄화층의 돌출부 엣지부분(25)이 수평방향에 대해 약 45°각도의 경사를 이루도록 하는 단계, 상기 PECVD에 의한 제1평탄화층상에 PECVD에 의하여 제2평탄화층을 두껍게 형성하여 돌출된 구조물이 형성된 반도체 기판 표면을 평타화시키는 단계를 포함하는 것을 특징으로 하는 초고집적 반도체 장치의 제조방법.
- 제9항에 있어서, 상기 제1평탄화층은 상기 서로 인접한 돌출 구조물들 사이의 공간에 보이드가 생기지 않을 정도의 두께로 얇게 형성함을 특징으로 하는 초고집적 반도체 장치의 제조방법.
- 제9항에 있어서, 상기 제1평탄화층은 PECVD에 의한 질화막 또는 PECVD에 의한 산화막중의 어느 하나임을 특징으로 하는 초고집적 반도체 장치의 제조방법.
- 제9항에 있어서, 상기 제2평탄화층은 PECVD에 의한 질화막 또는 PECVD에 의한 산화막중의 어느 하나임을 특징으로 하는 초고집적 반도체 장치의 제조방법.
- 제9항에 있어서, 상기 제1평탄화층과 제2평탄화층은 동일한 물질로 형성하거나 다른 종류의 물질로 형성함을 특징으로 하는 초고집적 반도체 장치의 제조방법.
- 제9항에 있어서, 상기 스퍼터 식각은 MERIE를 이용하여 행하는 것을 특징으로 하는 초고집적 반도체 장치의 제조방법.
- 제14항에 있어서, 상기 스퍼터 식각은 Ar 가스 또는 O2가스 중의 어느 하나를 이용하여 행하는 것을 특징으로 하는 초고집적 반도체 장치의 제조방법.
- 제9항에 있어서, 상기 제2평탄화층을 소정 두께만큼만 남도록 블랭킷 식각하는 단계를 더 포함하는 것을 특징으로 하는 초고집적 반도체 장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930016702A KR0124783B1 (ko) | 1993-08-26 | 1993-08-26 | 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930016702A KR0124783B1 (ko) | 1993-08-26 | 1993-08-26 | 반도체 장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950006992A true KR950006992A (ko) | 1995-03-21 |
| KR0124783B1 KR0124783B1 (ko) | 1997-12-10 |
Family
ID=19362031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930016702A KR0124783B1 (ko) | 1993-08-26 | 1993-08-26 | 반도체 장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0124783B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555457B1 (ko) * | 1998-11-18 | 2006-04-21 | 삼성전자주식회사 | 전기 도금법을 이용한 반도체소자의 전극 형성방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100738577B1 (ko) * | 2000-08-17 | 2007-07-11 | 주식회사 하이닉스반도체 | 반도체소자의 콘택 형성 방법 |
-
1993
- 1993-08-26 KR KR1019930016702A patent/KR0124783B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555457B1 (ko) * | 1998-11-18 | 2006-04-21 | 삼성전자주식회사 | 전기 도금법을 이용한 반도체소자의 전극 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0124783B1 (ko) | 1997-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5596230A (en) | Interconnection with self-aligned via plug | |
| US6890830B2 (en) | Semiconductor device and method for fabricating the same | |
| KR20000018646A (ko) | 반도체 소자의 다층 배선 형성방법 | |
| KR20010003671A (ko) | 반도체장치의 다층배선 형성방법 | |
| KR100342639B1 (ko) | 반도체 구조물의 제조 방법 | |
| US5162261A (en) | Method of forming a via having sloped sidewalls | |
| KR100474554B1 (ko) | 반도체소자의 형성방법 | |
| US7211495B2 (en) | Semiconductor devices having a capacitor and methods of manufacturing the same | |
| KR950006992A (ko) | 초고집적 반도체 장치의 제조방법 | |
| KR100366171B1 (ko) | 반도체 장치 내에 컨택트 또는 배선을 형성하는 방법 | |
| US6346473B1 (en) | Methods for fabricating microelectronic device interconnects with spun-on glass regions | |
| US6117787A (en) | Planarization method for a semiconductor device | |
| KR100363642B1 (ko) | 반도체 소자의 접촉부 형성 방법 | |
| JP2000003915A (ja) | 集積回路にコンタクトプラグを形成し、同時に基板表面を平坦化する方法 | |
| JPH04359544A (ja) | 平坦型配線層の形成法 | |
| JP2768294B2 (ja) | 半導体装置の製造方法 | |
| KR100467810B1 (ko) | 반도체 소자 제조 방법 | |
| JP2000269329A (ja) | 半導体装置の製造方法 | |
| KR100427539B1 (ko) | 반도체소자의다중금속층형성방법 | |
| KR100422912B1 (ko) | 반도체 소자의 접촉부 및 그 형성 방법 | |
| KR100548517B1 (ko) | 엠아이엠 캐패시터 제조방법 | |
| KR100481981B1 (ko) | 반도체소자의층간절연막형성방법 | |
| KR960015750A (ko) | 반도체소자 제조방법 | |
| KR20000039692A (ko) | 반도체장치의 비어홀 형성방법 | |
| JPH06244180A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| J2X1 | Appeal (before the patent court) |
Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL |
|
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080820 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |