JP2768294B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2768294B2 JP2768294B2 JP7032165A JP3216595A JP2768294B2 JP 2768294 B2 JP2768294 B2 JP 2768294B2 JP 7032165 A JP7032165 A JP 7032165A JP 3216595 A JP3216595 A JP 3216595A JP 2768294 B2 JP2768294 B2 JP 2768294B2
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- film
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- insulating film
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に層間絶縁膜の形成方法に関する。
に関し、特に層間絶縁膜の形成方法に関する。
【０００２】
【従来の技術】従来の多層配線を有する半導体装置の平
坦な層間絶縁膜を形成する方法はエッチバックによって
平坦化する方法と、研磨技術（ＣＭＰ）を用いて平坦化
する方法がある。
坦な層間絶縁膜を形成する方法はエッチバックによって
平坦化する方法と、研磨技術（ＣＭＰ）を用いて平坦化
する方法がある。
【０００３】初めにエッチバックによって平坦化する方
法について図３を参照していて説明する。まず、図３
（ａ）に示すように下地基板１（例えばシリコン基板表
面のフィールド酸化膜など）上に配線層２を形成した
後、図３（ｂ）に示すように下地基板１上に酸化シリコ
ン膜１２などを形成する。段差上に塗布法により、図３
（ｃ）に示すように、レジスト膜５などの平坦化膜を形
成し、このレジスト膜５と酸化シリコン膜３のエッチン
グ速度が同一もしくはほぼ等しくなる（少なくともほぼ
同一となる）条件で全面をエッチングして表面を平坦化
して、図３（ｄ）に示すように、層間絶縁膜１２ａを形
成する。
法について図３を参照していて説明する。まず、図３
（ａ）に示すように下地基板１（例えばシリコン基板表
面のフィールド酸化膜など）上に配線層２を形成した
後、図３（ｂ）に示すように下地基板１上に酸化シリコ
ン膜１２などを形成する。段差上に塗布法により、図３
（ｃ）に示すように、レジスト膜５などの平坦化膜を形
成し、このレジスト膜５と酸化シリコン膜３のエッチン
グ速度が同一もしくはほぼ等しくなる（少なくともほぼ
同一となる）条件で全面をエッチングして表面を平坦化
して、図３（ｄ）に示すように、層間絶縁膜１２ａを形
成する。
【０００４】次に研磨技術を用いて平坦化する方法につ
いて説明する。図３（ａ），図３（ｂ）を参照して説明
した工程の後に、図４（ａ）に示すように研磨技術（Ｃ
ＭＰ技術）により、破線で示した状態から、段差がなく
なるまで平坦に研磨する。さらに、研磨された表面を洗
浄し、図４（ｂ）に示すように、配線層上の薄くなった
酸化シリコン膜を補うため、再度ＣＶＤ法等により、全
面に酸化シリコン膜１４を形成し、酸化シリコン膜１２
ｂ，１４である層間絶縁膜として完全に平坦化される。
いて説明する。図３（ａ），図３（ｂ）を参照して説明
した工程の後に、図４（ａ）に示すように研磨技術（Ｃ
ＭＰ技術）により、破線で示した状態から、段差がなく
なるまで平坦に研磨する。さらに、研磨された表面を洗
浄し、図４（ｂ）に示すように、配線層上の薄くなった
酸化シリコン膜を補うため、再度ＣＶＤ法等により、全
面に酸化シリコン膜１４を形成し、酸化シリコン膜１２
ｂ，１４である層間絶縁膜として完全に平坦化される。
【０００５】
【発明が解決しようとする課題】従来の方法は配線層の
高さが比較的低いものにおいて有効であるが、配線層に
よる段差が大きい場合や配線間距離が小さい場合、例え
ば配線層の高さが１μｍ，配線幅が０．８μｍで１．５
μｍの酸化シリコン膜を形成する場合、図３（ｂ）に示
すように配線層の上面より低い脇の部分にくぼみ１３や
横孔が生じ、このくぼみ等の底部は配線層の表面より低
い位置に発生する。今後、半導体素子の縮小化が進む
と、この配線層の高さが幅の比が上記の値よりも更に大
きくなることが考えられ、このくぼみが更に発生しやす
い状況となる。このようなくぼみ等が生じるのはこの段
差のある部分で酸化シリコン膜などの絶縁膜を形成する
ための原料ガスの流れが不均一になり、他の部分に比
べ、絶縁膜の成長速度が小さくなるからである。くぼみ
等ができ始めると、この部分への原料ガスの回り込みが
さらに制限されるため、絶縁膜の成長速度がより小さく
なり、くぼみが消失することなく残ってしまう。
高さが比較的低いものにおいて有効であるが、配線層に
よる段差が大きい場合や配線間距離が小さい場合、例え
ば配線層の高さが１μｍ，配線幅が０．８μｍで１．５
μｍの酸化シリコン膜を形成する場合、図３（ｂ）に示
すように配線層の上面より低い脇の部分にくぼみ１３や
横孔が生じ、このくぼみ等の底部は配線層の表面より低
い位置に発生する。今後、半導体素子の縮小化が進む
と、この配線層の高さが幅の比が上記の値よりも更に大
きくなることが考えられ、このくぼみが更に発生しやす
い状況となる。このようなくぼみ等が生じるのはこの段
差のある部分で酸化シリコン膜などの絶縁膜を形成する
ための原料ガスの流れが不均一になり、他の部分に比
べ、絶縁膜の成長速度が小さくなるからである。くぼみ
等ができ始めると、この部分への原料ガスの回り込みが
さらに制限されるため、絶縁膜の成長速度がより小さく
なり、くぼみが消失することなく残ってしまう。
【０００６】絶縁膜を厚くつけず、「くぼみ等を生じな
い程度の薄い絶縁膜を成長し、レジスト塗布を行ない、
エッチバックする」というプロセスを繰り返しおこなう
方法も考えられる。この場合、レジストを厚く塗布する
ため、塗布回転数が低回転になり、レジスト膜厚が面内
で不均一になる。結果として基板面内の層間絶縁膜の膜
厚ばらつきが非常に大きくなる。最終的には歩留まりの
低下につながるので、この手法は使えない。
い程度の薄い絶縁膜を成長し、レジスト塗布を行ない、
エッチバックする」というプロセスを繰り返しおこなう
方法も考えられる。この場合、レジストを厚く塗布する
ため、塗布回転数が低回転になり、レジスト膜厚が面内
で不均一になる。結果として基板面内の層間絶縁膜の膜
厚ばらつきが非常に大きくなる。最終的には歩留まりの
低下につながるので、この手法は使えない。
【０００７】このようなくぼみ１３等があると従来の方
法ではエッチバックやＣＭＰによる平坦化を行なう場
合、くぼみ１３等が除去される前に配線層が露出し、平
坦化を続行できなくなり、配線層わきのくぼみ等が残っ
てしまい、層間絶縁膜の平坦化が不完全になる。このく
ぼみ等の上に上層配線を形成した場合、下層配線と上層
配線のあいだの絶縁が不十分になり漏れ電流が発生す
る。また配線層どうしに限らず、層間絶縁膜を誘電体膜
としてキャパシタを形成する場合にもキャパシタの耐圧
を低下させる要因となり、歩留まり低下を引き起こす。
法ではエッチバックやＣＭＰによる平坦化を行なう場
合、くぼみ１３等が除去される前に配線層が露出し、平
坦化を続行できなくなり、配線層わきのくぼみ等が残っ
てしまい、層間絶縁膜の平坦化が不完全になる。このく
ぼみ等の上に上層配線を形成した場合、下層配線と上層
配線のあいだの絶縁が不十分になり漏れ電流が発生す
る。また配線層どうしに限らず、層間絶縁膜を誘電体膜
としてキャパシタを形成する場合にもキャパシタの耐圧
を低下させる要因となり、歩留まり低下を引き起こす。
【０００８】従って本発明の目的はこのようなくぼみや
横孔のない平坦な層間絶縁膜の形成方法を提供すること
にある。
横孔のない平坦な層間絶縁膜の形成方法を提供すること
にある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、下地基板の表面に配線層の導電膜パターンを
形成する工程と、第１の絶縁膜を堆積し、第１の平坦化
膜を形成し、前記第１の絶縁膜および第１の平坦化膜を
少なくともほぼ同一のエッチング速度でかつ前記導電膜
パターンと選択的にエッチングして前記配線層の表面及
び側面の一部を露出させることにより前記第１の絶縁膜
の堆積時に前記配線層の脇に形成されるくぼみ又は横孔
を除去し段差を低減させる工程を少なくとも一工程含
み、しかる後第２の絶縁膜を堆積し、第２の平坦化膜を
形成し、平坦化処理を行なう工程とにより層間絶縁膜を
形成するというものである。
造方法は、下地基板の表面に配線層の導電膜パターンを
形成する工程と、第１の絶縁膜を堆積し、第１の平坦化
膜を形成し、前記第１の絶縁膜および第１の平坦化膜を
少なくともほぼ同一のエッチング速度でかつ前記導電膜
パターンと選択的にエッチングして前記配線層の表面及
び側面の一部を露出させることにより前記第１の絶縁膜
の堆積時に前記配線層の脇に形成されるくぼみ又は横孔
を除去し段差を低減させる工程を少なくとも一工程含
み、しかる後第２の絶縁膜を堆積し、第２の平坦化膜を
形成し、平坦化処理を行なう工程とにより層間絶縁膜を
形成するというものである。
【００１０】ここで、例えば導電膜パターンとして金膜
パターンを形成し、第１の絶縁膜として酸化シリコン膜
をＣＶＤ法により堆積し、第１の平坦化膜としてレジス
ト膜を形成し、ＣＦ4 による反応性イオンエッチングを
行なうことができる。
パターンを形成し、第１の絶縁膜として酸化シリコン膜
をＣＶＤ法により堆積し、第１の平坦化膜としてレジス
ト膜を形成し、ＣＦ4 による反応性イオンエッチングを
行なうことができる。
【００１１】さらに、導電膜パターンは例えば金配線層
とすることができる。
とすることができる。
【００１２】さらに、また平坦化処理としてはエッチバ
ック法とすることができる。
ック法とすることができる。
【００１３】
【作用】第１の絶縁膜にくぼみ等ができても、それを除
去するまでエッチングすることができ、ほぼ完全な平坦
化が可能となる。
去するまでエッチングすることができ、ほぼ完全な平坦
化が可能となる。
【００１４】
【実施例】次に、図１（ａ）〜（ｇ）を参照して本発明
の一実施例について説明する。
の一実施例について説明する。
【００１５】まず、図１（ａ）に示すように、下地基板
１（シリコン基板表面のフィールド酸化膜や半絶縁性Ｇ
ａＡｓ基板など）の表面に図示しないレジスト膜パター
ンを利用して金めっき（無電解めっき法と電気めっき法
の併用）により厚さ１．５μｍ，幅０．８μｍの配線層
２Ａを形成する。次に、図１（ｂ）に示すように、ＣＶ
Ｄ法により厚さ２μｍの酸化シリコン膜３Ａを堆積す
る。このとき、配線層２Ａのわきにくぼみ４や横孔がで
きる。次に、レジスト膜５（富士ハント社製ＨＰＲ−２
０４を使用）でなる平坦化膜を形成する。次に、酸化シ
リコン膜３Ａとレジスト膜５を同一のエッチング速度で
エッチングでき、金による配線層２Ａを殆んどエッチン
グしないエッチング手段、例えば、ＣＦ4 ガスを使用し
た反応性イオンエッチング法により、エッチングを行な
う。このエッチングは、配線層２Ａの上部が露出し、く
ぼみ４Ａがなくなるまで行なう。こうして、図１（ｄ）
に示すように、平坦な酸化シリコン膜３Ａａにより、配
線層２Ａと下地基板１との段差が小さくなる（段差低減
工程）。次に、下地基板に段差がある場合などに残るこ
とのあるレジスト膜を有機溶剤により除去し、洗浄を行
なった後、再びＣＶＤ法により、図１（ｅ）に示すよう
に、酸化シリコン膜６を形成する。次に、図１（ｆ）に
示すように、レジスト膜８でなる平坦化膜を形成し、エ
ッチバックを行なって段差７を消失させることにより、
図１（ｇ）に示すように、ほぼ完全に平坦な層間絶縁膜
（酸化シリコン膜６ａ，３ａの２層膜）を形成すること
ができる。このように、くぼみや横孔がなく平坦な層間
絶縁膜を形成できるので、次に上層配線（図示しない）
を形成しても配線層２Ａとの交差部での絶縁は良好であ
る。
１（シリコン基板表面のフィールド酸化膜や半絶縁性Ｇ
ａＡｓ基板など）の表面に図示しないレジスト膜パター
ンを利用して金めっき（無電解めっき法と電気めっき法
の併用）により厚さ１．５μｍ，幅０．８μｍの配線層
２Ａを形成する。次に、図１（ｂ）に示すように、ＣＶ
Ｄ法により厚さ２μｍの酸化シリコン膜３Ａを堆積す
る。このとき、配線層２Ａのわきにくぼみ４や横孔がで
きる。次に、レジスト膜５（富士ハント社製ＨＰＲ−２
０４を使用）でなる平坦化膜を形成する。次に、酸化シ
リコン膜３Ａとレジスト膜５を同一のエッチング速度で
エッチングでき、金による配線層２Ａを殆んどエッチン
グしないエッチング手段、例えば、ＣＦ4 ガスを使用し
た反応性イオンエッチング法により、エッチングを行な
う。このエッチングは、配線層２Ａの上部が露出し、く
ぼみ４Ａがなくなるまで行なう。こうして、図１（ｄ）
に示すように、平坦な酸化シリコン膜３Ａａにより、配
線層２Ａと下地基板１との段差が小さくなる（段差低減
工程）。次に、下地基板に段差がある場合などに残るこ
とのあるレジスト膜を有機溶剤により除去し、洗浄を行
なった後、再びＣＶＤ法により、図１（ｅ）に示すよう
に、酸化シリコン膜６を形成する。次に、図１（ｆ）に
示すように、レジスト膜８でなる平坦化膜を形成し、エ
ッチバックを行なって段差７を消失させることにより、
図１（ｇ）に示すように、ほぼ完全に平坦な層間絶縁膜
（酸化シリコン膜６ａ，３ａの２層膜）を形成すること
ができる。このように、くぼみや横孔がなく平坦な層間
絶縁膜を形成できるので、次に上層配線（図示しない）
を形成しても配線層２Ａとの交差部での絶縁は良好であ
る。
【００１６】図２は一実施例の変形の説明のための工程
順断面図である。
順断面図である。
【００１７】図２（ａ）に示すように、一実施例と同様
にして厚さ１μｍの金めっき膜でなる配線層２Ａとキャ
パシタの下部電極９（５μｍ×６μｍ）とを形成する。
一実施例と同様に、厚さ１．５μｍの酸化シリコン膜を
堆積し、レジスト膜による平坦化膜を堆積し、選択エッ
チングを行ない、再び厚さ１μｍの酸化シリコン膜を堆
積しレジスト膜による平坦化膜を堆積し、エッチバック
を行なうことにより、図２（ｂ）に示すように酸化シリ
コン膜３ａ，６ａの積層膜でなる層間絶縁膜を形成す
る。このとき、下部電極９上での酸化シリコン膜６ａの
厚さが０．６μｍになるようにエッチバックを行なう。
次に、図２（ｃ）に示すように、配線層２Ａ上に開口１
０を設け、金による上部電極１１を形成する。こうして
形成したキャパシタは印加電圧１００Ｖで漏れ電流は２
０ｎＡと小さかった。図３を参照して説明したエッチバ
ック法のみによる平坦化処理を利用したキャパシタの漏
れ電流は２０μＡであり、大幅な改善が実現できた。
にして厚さ１μｍの金めっき膜でなる配線層２Ａとキャ
パシタの下部電極９（５μｍ×６μｍ）とを形成する。
一実施例と同様に、厚さ１．５μｍの酸化シリコン膜を
堆積し、レジスト膜による平坦化膜を堆積し、選択エッ
チングを行ない、再び厚さ１μｍの酸化シリコン膜を堆
積しレジスト膜による平坦化膜を堆積し、エッチバック
を行なうことにより、図２（ｂ）に示すように酸化シリ
コン膜３ａ，６ａの積層膜でなる層間絶縁膜を形成す
る。このとき、下部電極９上での酸化シリコン膜６ａの
厚さが０．６μｍになるようにエッチバックを行なう。
次に、図２（ｃ）に示すように、配線層２Ａ上に開口１
０を設け、金による上部電極１１を形成する。こうして
形成したキャパシタは印加電圧１００Ｖで漏れ電流は２
０ｎＡと小さかった。図３を参照して説明したエッチバ
ック法のみによる平坦化処理を利用したキャパシタの漏
れ電流は２０μＡであり、大幅な改善が実現できた。
【００１８】以上、絶縁膜を堆積し、平坦化膜を形成
し、選択エッチングを行なう段差低減工程が１回の場合
について説明したが、段差が大きい場合は、複数回行え
ばよい。また平坦化膜はレジスト膜に限らず、ＳＯＧ膜
など、一般に使用されているものなら何でもよい。更
に、平坦化処理としてエッチバック法を使用する場合に
ついて説明したが、ＣＭＰ法によってもよい。更にま
た、導電膜としては金膜に限らず反応性イオンエッチン
グに対して耐性があり、配線として使用可能な材料なら
何でもよい。また層間絶縁膜として酸化シリコン膜を使
用したが配線層と上層配線とを絶縁できる材料に置き換
えることが可能である。
し、選択エッチングを行なう段差低減工程が１回の場合
について説明したが、段差が大きい場合は、複数回行え
ばよい。また平坦化膜はレジスト膜に限らず、ＳＯＧ膜
など、一般に使用されているものなら何でもよい。更
に、平坦化処理としてエッチバック法を使用する場合に
ついて説明したが、ＣＭＰ法によってもよい。更にま
た、導電膜としては金膜に限らず反応性イオンエッチン
グに対して耐性があり、配線として使用可能な材料なら
何でもよい。また層間絶縁膜として酸化シリコン膜を使
用したが配線層と上層配線とを絶縁できる材料に置き換
えることが可能である。
【００１９】
【発明の効果】以上説明したように本発明は、導電膜パ
ターン（配線層や電極）の設けられた下地基板に、絶縁
膜を堆積し、平坦化膜を堆積したのち、導電膜パターン
を少なくとも殆んどエッチングしない手段でエッチング
を行なう段差低減工程を少なくとも一回行なってから、
通常のエッチバック法またはＣＭＰ法による平坦化処理
を行なうので、前述の絶縁膜の段差被覆性が良好でない
ことに起因するくぼみや横孔のない平坦性のよい層間絶
縁膜を形成することができる。従って、層間絶縁膜を選
択的に被覆する上層配線の段切れを防止でき、層間絶縁
膜を間にはさんで設けられた、下層の配線層と上層配線
や、キャパシタなどの絶縁性の向上（漏れ電流の低減）
が可能となり、半導体装置の歩留や信頼性の向上がもた
らされる効果がある。
ターン（配線層や電極）の設けられた下地基板に、絶縁
膜を堆積し、平坦化膜を堆積したのち、導電膜パターン
を少なくとも殆んどエッチングしない手段でエッチング
を行なう段差低減工程を少なくとも一回行なってから、
通常のエッチバック法またはＣＭＰ法による平坦化処理
を行なうので、前述の絶縁膜の段差被覆性が良好でない
ことに起因するくぼみや横孔のない平坦性のよい層間絶
縁膜を形成することができる。従って、層間絶縁膜を選
択的に被覆する上層配線の段切れを防止でき、層間絶縁
膜を間にはさんで設けられた、下層の配線層と上層配線
や、キャパシタなどの絶縁性の向上（漏れ電流の低減）
が可能となり、半導体装置の歩留や信頼性の向上がもた
らされる効果がある。
【図１】本発明の一実施例の説明のための（ａ）〜
（ｇ）に分図して示す工程順断面図である。
（ｇ）に分図して示す工程順断面図である。
【図２】一実施例の変形の説明のための（ａ）〜（ｃ）
に分図して示す工程順断面図である。
に分図して示す工程順断面図である。
【図３】エッチバック法による平坦化処理の説明のため
の（ａ）〜（ｄ）に分図して示す工程順断面図である。
の（ａ）〜（ｄ）に分図して示す工程順断面図である。
【図４】ＣＭＰ法による平坦化処理の説明のための
（ａ），（ｂ）に分図して示す工程順断面図である。
（ａ），（ｂ）に分図して示す工程順断面図である。
１ 下地基板 ２，２Ａ 配線層 ３，３ａ，３Ａ，３Ａａ 酸化シリコン膜（第１の絶
縁膜） ４ くぼみ ５ レジスト膜（第１の平坦化膜） ６，６ａ 酸化シリコン膜（第２の絶縁膜） ７ 段差 ８ レジスト膜（第２の平坦化膜） ９ 下部電極 １０ 開口 １１ 上部電極 １２，１２ａ 酸化シリコン膜 １３ くぼみ １４ 酸化シリコン膜
縁膜） ４ くぼみ ５ レジスト膜（第１の平坦化膜） ６，６ａ 酸化シリコン膜（第２の絶縁膜） ７ 段差 ８ レジスト膜（第２の平坦化膜） ９ 下部電極 １０ 開口 １１ 上部電極 １２，１２ａ 酸化シリコン膜 １３ くぼみ １４ 酸化シリコン膜
Claims (4)
- 【請求項１】 下地基板の表面に配線層の導電膜パター
ンを形成する工程と、第１の絶縁膜を堆積し、第１の平
坦化膜を形成し、前記第１の絶縁膜および第１の平坦化
膜を少なくともほぼ同一のエッチング速度でかつ前記導
電膜パターンと選択的にエッチングして前記配線層の表
面及び側面の一部を露出させることにより前記第１の絶
縁膜の堆積時に前記配線層の脇に形成されるくぼみ又は
横孔を除去し段差を低減させる工程を少なくとも一工程
含み、しかる後第２の絶縁膜を堆積し、第２の平坦化膜
を形成し、平坦化処理を行なう工程とにより層間絶縁膜
を形成することを特徴とする半導体装置の製造方法。 - 【請求項２】 導電膜パターンとして金膜パターンを形
成し、第１の絶縁膜として酸化シリコン膜をＣＶＤ法に
より堆積し、第１の平坦化膜としてレジスト膜を形成
し、ＣＦ4 による反応性イオンエッチングを行なう請求
項１記載の半導体装置の製造方法。 - 【請求項３】 導電膜パターンが金配線層である請求項
１または２記載の半導体装置の製造方法。 - 【請求項４】 平坦化処理はエッチバック法による請求
項１，２または３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7032165A JP2768294B2 (ja) | 1995-02-21 | 1995-02-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7032165A JP2768294B2 (ja) | 1995-02-21 | 1995-02-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08227886A JPH08227886A (ja) | 1996-09-03 |
| JP2768294B2 true JP2768294B2 (ja) | 1998-06-25 |
Family
ID=12351338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7032165A Expired - Fee Related JP2768294B2 (ja) | 1995-02-21 | 1995-02-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768294B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5208405B2 (ja) * | 2005-12-27 | 2013-06-12 | 東京エレクトロン株式会社 | 基板の処理方法及びプログラム |
| JP2009188228A (ja) * | 2008-02-07 | 2009-08-20 | Nippon Telegr & Teleph Corp <Ntt> | 多層配線用パッド構造およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0432232A (ja) * | 1990-05-29 | 1992-02-04 | Sony Corp | 半導体装置の製造方法 |
| JPH05275547A (ja) * | 1992-03-30 | 1993-10-22 | Nec Corp | 半導体装置 |
-
1995
- 1995-02-21 JP JP7032165A patent/JP2768294B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08227886A (ja) | 1996-09-03 |
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