KR0172791B1 - 반도체 소자의 다층배선 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 다중배선 형성방법에 관한 것으로, 층간절연막 상부에 제1하부금속층과 식각중지용 금속층, 제2하부금속층 및 반사방지막을 전공내에서 연속으로 증착하고 플러그 마스크를 이용하여 반사방지막, 제2하부금속층, 식각중지용 금속층을 식각하여 하부금속 플러그를 형성한 다음, 하부금속 마스크를 이용하여 하부금속을 패터닝하고 상기 표면 전체에 금속 층간절연막을 증착한 다음, 상기 금속 층간절연막을 CMP로 평탄화한 다음, 상기 금속 층간절연막을 전면성 식각을 하여 낮은 부위의 하부금속 플러그의 표면상부를 노출시키고 상기 노출된 금속 플러그들을 금속 CMP로 평탄화시킨 다음, 상기 전체표면상부에 상부금속층을 증착하고 상기 상부금속 마스크를 이용하여 상부금속층 패터닝을 함으로써 다층배선을 형성하여 단차피복성과 비아콘택홀 내부 부식 등의 문제를 해결함으로써 반도체 소자의 특성, 수율 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체 소자의 다층배선 형성방법

제1a도 내지 제1e도는 본 발명의 실시예에 따른 반도체 소자의 다층배선 형성방법을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 층간 절연막

3 : 제1하부금속층 4 : 식각중지용 금속층

5 : 제2하부금속층 6 : 플러그 마스크

7 : 하부금속 플러그 8 : 하부금속 마스크

9 : 금속 층간 절연막 10 : 상부금속층

11 : 반사방지막

본 발명은 반도체 소자의 다층배선 형성방법에 관한 것으로, 특히 하부금속층과 상부금속층을 접속시킬 때 하부금속층의 일부를 하부금속 플러그로 형성한 후 화학기계연마(CMP : Chemical Mechanical Polishing, 이하에서 CMP라 함) 방법으로 단차를 극복하여 종래의 콘택 방법에서 발생하는 에스.오.지.(SOG : Spin On Glass, 이하에서 SOG라 함) 와 금속배선의 직접적인 접촉과 단차로 인한 선택적 금속 플러그의 단점을 보완하는 방법으로 반도체 소자의 특성과 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.

종래의 다층배선 형성기술에서는 비아 콘택형성시 제1층절연막을 하부금속층을 형성한 후 그 위에 증착한 후 SOG막으로 평탄화시킨다. 그러나 이러한 평탄화를 위한 SOG막은 비아 콘택홀을 형성하게 되면 비아측벽이 노출되어 상부금속층을 증착시 직접 접촉하게 되는 것이다.

이렇게 상부 금속층이 비아홀 측벽에서 SOG와 접촉하게 되면 이부위는 부식 및 단차피복성이 극히 나쁘게 되어 결국 단락되는 현상이 발생하여 소자의 신뢰성을 저하시키는 원인이 되고 있다.

또한, 비아 콘택홀을 형성한 후 콘택홀 내부에 화학시상증착(CVD : Chemical Vapor Deposition, 이하에서 CVD라 함) 방법으로 선택적 금속 플러그를 형성하는 방법은 비아홀의 단차의 차이로 인하여 단차가 작은 곳을 기준으로 금속을 증착하면 단차가 큰 곳의 비아홀은 충분한 플러그 형성이 되지 않으며 단차가 큰 곳을 기준으로 금속을 증착하면 단차가 작은 곳의 콘택홀은 콘택홀 보다 더 높은 금속이 성장하게 되어 후속공정을 어렵게함으로써 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

따라서, 본 발명은 종래기술의 상기 문제점을 해결하기 위하여, 하부 금속층을 형성할 때 4층으로 하부금속층을 증착한 후 제1층은 하부금속층으로 사용하고 제3층은 금속 플러그를 형성하는데 사용하고 제2층은 제3층으로 하부금속 플러그를 마스크 식각으로 형성할 때 식각 중지점을 알아내기 위한 식각 중지용으로 사용하고, 4층은 반사방지막으로 사용하고, SOG가 아닌 절연막으로 금속층간절연을 실시한 후 CMP로 평탄화 시킨 다음 낮은 부위에 있는 하부금속 플러그가 드러날 때까지 전면선 식각을 실시한 후 금속막 CMP로 높은 부위에 있는 금속 플러그를 낮은 부위에 있는 하부금속 플러그와 동일한 높이가 되도록 평탄화 한 후 상부금속층을 형성하여 금속배선간의 단차를 극복하여 신뢰성있는 반도체소자의 다층배선 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위한 본 발명인 반도체 소자의 다층배선 형성방법의 특징은, 하부구조물이 형성된 반도체기판 상부에 층간절연막을 증착하는 공정과, 상기 층간절연막 전체 상부에 제1하부금속층과 식각 중지용 금속층, 제2하부금속층, 반사방지막을 진공내에서 연속으로 증착하는 공정과, 플러그 마스크를 이용하여 반사방지막, 제2하부금속층, 식각 중지용 금속층을 연속으로 식각하여 하부금속 플러그를 형성하는 공정과, 하부금속 마스크를 이용하여 하부금속을 패터닝하는 공정과, 상기 표면 전체에 금속 층간 절연막을 증착하는 공정과, 상기 금속 층간 절연막을 CMP로 평탄화하는 공정과, 상기 금속 층간 절연막을 전면성 식각을 하여 낮은 부위의 하부금속 플러그의 상부 표면을 노출시키는 공정과, 상기 노출된 금속 플러그들을 금속 CMP를 이용하여 제거하여 평탄화시키는 공정과, 상기 전체 표면 상부에 상부 금속층을 증착하는 공정과, 상기 상부금속 마스크를 이용한 식각공정으로 상부금속층 패터닝을 하여 상기 하부금속층과 하부금속 플러그와 상부 금속층을 접속시키는 공정을 포함하는데 있어서, 상기 제1하부금속층은 알루미늄박막으로 형성되는 것과, 상기 제2하부금속층은 제1하부금속층의 최상부보다 높게 형성되는 것과, 상기 식각 중지용 금속층은 티타늄으로 형성되는 것과, 상기 반사방지막은 질화티타늄으로 형성되는 것과, 상기 금속 층간 절연막은 과잉 실리콘 산화막으로 형성되는 것과, 상기 금속 층간 절연막은 하부금속 플러그의 최상부보다 높이 형성되는 것과, 상기 상부 금속층은 알루미늄박막으로 형성되는 것이다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제1a도 내지 제1e도는 본 발명의 실시예에 따른 반도체소자의 다층배선 형성방법을 도시한 단면도이다.

제1a도를 참조하면, 단위 셀을 구비한 실리콘기판(1)위에 층간절연막(2)을 증착한 후 전체 표면 상부에 제1하부금속층(3)을 증착한 후 그 위에 식각중지용 금속층(4)을 증착후 그 위에 제2하부금속층(5)을 증착하고 그 위에 반사 방지막(11)을 증착후 플러그 마스크(6)을 형성한다.

여기서, 제2하부금속층(5)은 낮은 부위의 제2하부금속층(5)의 상부표면이 높은 부위의 제1하부금속층(3)의 상부표면보다 더 높게 되도록 충분히 두껍게 증착한다.

그리고, 상기 제1하부금속층(3)은 알루미늄박막으로 형성되고 식각 중지용 금속층(4)은 티타늄 박막으로 형성되고 상기 제2하부금속층(5)은 알루미늄박막으로 형성되고 상기 반사방지막(11)은 질화티타늄으로 형성된 것이다.

제1b도를 참조하면, 플러그 마스크(6)를 이용하여 반사방지막(11)과 제2하부금속층(5)을 식각중지용 금속층(4)이 드러날 때까지 식각하고 다시 제1하부금속층(3)의 표면이 드러날 때까지 식각하여 하부금속 플러그(7)를 형성한 후 하부금속 마스크(8)를 형성한 것을 도시한 단면도이다.

제1c도를 참조하면, 상기 제1b도의 하부금속 마스크(8)를 이용하여 제1하부금속층(3)을 식각하여 하부금속배선을 완성한 후 전체표면 상부에 금속 층간 절연막(9)를 증착한 단면도이다.

이때, 낮은 부위에 있는 하부금속 플러그(7)의 표면위에 증착된 금속 층간 절연막(9)의 상부표면 높이가 높은 부위에 있는 하부금속 플러그(7)의 상부표면보다 더 높이 되도록 출분히 두껍게 증착한다.

여기서, 상기 금속 층간 절연막(9)는 과잉 실리콘 산화막으로 형성된 것이다.

제1d도를 참조하면, 상기 제1c도와 같이 증착된 금속 층간 절연막(9)을 산화막 CMP로 평탄화한 것을 도시한 단면도이다. 이때, 높은 부위에 있는 하부금속 플러그(7)위의 반사방지막(11)이 드러날때까지 상기 금속 층간 절연막(9)을 CMP로 제거한다.

제1e도를 참조하면, 상기 제1d도와 같이 평탄화된 후 전면성 절연막 식각을 통하여 낮은 부위의 하부금속 플러그(7)가 드러날 때까지 충분한 시간 동안 식각하며 이때에는 높은 부위에 있는 하부금속 플러그(7)는 층간 부위 정도가 드러나게 된다. 이후 금속막 CMP를 통하여 높은 부위의 하부금속 플러그(7)의 상부 표면이 낮은 부위의 하부금속 플러그(7)의 표면과 같은 높이가 되도록 한 후 전체 표면 상부에 상부금속층(10)을 증착한다. 상부금속층(10)을 증착할 때에는 RF 스퍼터 식각으로 하부금속 플러그(7) 상부표면의 반사방지막(11)을 식각후 인-시튜(in-situ)로 상부금속층(10)을 증착한 후 상부금속마스크(도시안됨)를 이용하여 상부금속층(10)을 패터닝한 것을 도시한 단면도이다.

여기에서 상기 상부금속층(10)은 알루미늄박막으로 형성된 것이다.

이상에서 설명한 본 발명에 따른 반도체소자의 다층배선 형성방법은, 비아 콘택홀을 형성하지 않고 하부금속과 상부금속을 접속 할 수 있어 종래의 문제점인 단차 피복성의 문제 그리고 금속막의 비아 콘택홀 내에서의 부식 등의 문제를 해결하여 반도체 소자의 특성, 수율 및 신뢰성을 향상시킬 수 있는 잇점이 있다.

Claims (8)

1. 하부구조물이 형성된 반도체기판 상부에 층간절연막을 증착하는 공정과, 상기 층간절연막 전체 상부에 제1하부금속층과 식각 중지용 금속층, 제2하부금속층, 반사방지막을 진공내에서 연속으로 증착하는 공정과, 플러그 마스크를 이용하여 반사방지막, 제2하부금속층, 식각 중지용 금속층을 연속으로 식각하여 하부금속 플러그를 형성하는 공정과, 하부금속 마스크를 이용하여 하부금속을 패터닝하는 공정과, 상기 표면 전체에 금속 층간 절연막을 증착하는 공정과, 상기 금속 층간 절연막을 CMP로 평탄화하는 공정과, 상기 금속 층간 절연막을 전면성 식각을 하여 낮은 부위의 하부금속 플러그의 상부 표면을 노출시키는 공정과, 상기 노출된 금속 플러그들을 금속 CMP를 이용하여 제거하여 평탄화시키는 공정과, 상기 전체 표면 상부에 상부 금속층을 증착하는 공정과, 상기 상부금속 마스크를 이용한 식각공정으로 상부금속층 패터닝을 하여 상기 하부금속층과 하부금속 플러그와 상부금속층을 접속시키는 공정을 포함하는 반도체소자의 다층배선 형성방법.
2. 제1항에 있어서, 상기 제1하부금속층은 알루미늄박막으로 형성되는 것을 특징으로 하는 반도체 소자의 다층배선 형성방법.
3. 제1항에 있어서, 상기 제2하부금속층은 제1하부금속층의 최상부보다 높게 형성되는 것을 특징으로 하는 반도체 소자의 다층배선 형성방법.
4. 제1항에 있어서, 상기 식각 중지용 금속층은 티타늄으로 형성되는 것을 특징으로 하는 반도체 소자의 다층배선 형성방법.
5. 제1항에 있어서, 상기 반사방지막은 질화티타늄으로 형성되는 것을 특징으로 하는 반도체 소자의 다층배선 형성방법.
6. 제1항에 있어서, 상기 금속 층간 절연막은 과잉 실리콘 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 다층배선 형성방법.
7. 제1항에 있어서, 상기 금속 층간 절연막은 하부금속 플러그의 최상부보다 높이 형성되는 것을 특징으로 하는 반도체 소자의 다층배선 형성방법.
8. 제1항에 있어서, 상기 상부 금속층은 알루미늄박막으로 형성되는 것을 특징으로 하는 반도체 소자의 다층배선 형성방법.