JP2991695B2 - 半導体素子の絶縁膜の形成方法 - Google Patents
半導体素子の絶縁膜の形成方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
における平坦化方法に関し、詳しくは、半導体素子の製
造において、ローカル（Local)平坦度及びグローバル
（Global）平坦度を向上させ得る半導体素子の平坦な絶
縁膜の形成方法に関する。
における平坦化方法に関し、詳しくは、半導体素子の製
造において、ローカル（Local)平坦度及びグローバル
（Global）平坦度を向上させ得る半導体素子の平坦な絶
縁膜の形成方法に関する。
【０００２】
【従来の技術】近来、半導体素子の高集積化に伴い、同
一層における金属（Metal)配線相互の間隔が狭くなり、
更に、導体パターンの多層化につれて、かかる多層導体
パターンを形成するとき、サブミクロン（Sub-micron）
程度の狭い配線間、導体層間を絶縁物質などを用いて埋
め、且つ、多層導体パターンの形成において発生するグ
ローバル段差を減少させてフォトリソグラフィ（Photol
ithography）操作における焦点深さ（Deepth of Focus)
のマージン（margin）を確保するようにしている。
一層における金属（Metal)配線相互の間隔が狭くなり、
更に、導体パターンの多層化につれて、かかる多層導体
パターンを形成するとき、サブミクロン（Sub-micron）
程度の狭い配線間、導体層間を絶縁物質などを用いて埋
め、且つ、多層導体パターンの形成において発生するグ
ローバル段差を減少させてフォトリソグラフィ（Photol
ithography）操作における焦点深さ（Deepth of Focus)
のマージン（margin）を確保するようにしている。
【０００３】この幅の狭い配線間を絶縁する方法として
は、絶縁膜となるプラズマエンハンスド（Plasma Enhan
ced ；PE）酸化膜を蒸着形成した後ＳＯＧ塗布（Spin-o
n-Glass Coating)を行ってエッチバック（Etchback）す
る方法があるが、最近では高密度プラズマ化学気相蒸着
法（High Density Plasma Chemical Vapor Deposition
；以下、HDP CVD と略称する）を適用して酸化膜を蒸
着形成するのが主流となっている。また、グローバル段
差を減少させる方法としては、フォトレジスト又はアク
フロ（Accuflo; Allied Signalの製品）のようなポリマ
ーをコーティングした後エッチバックする方法があり、
最近では化学機械研磨（Chemical Mechanical Polishin
g ；以下、CMP と略称する）法が主流となっている。
は、絶縁膜となるプラズマエンハンスド（Plasma Enhan
ced ；PE）酸化膜を蒸着形成した後ＳＯＧ塗布（Spin-o
n-Glass Coating)を行ってエッチバック（Etchback）す
る方法があるが、最近では高密度プラズマ化学気相蒸着
法（High Density Plasma Chemical Vapor Deposition
；以下、HDP CVD と略称する）を適用して酸化膜を蒸
着形成するのが主流となっている。また、グローバル段
差を減少させる方法としては、フォトレジスト又はアク
フロ（Accuflo; Allied Signalの製品）のようなポリマ
ーをコーティングした後エッチバックする方法があり、
最近では化学機械研磨（Chemical Mechanical Polishin
g ；以下、CMP と略称する）法が主流となっている。
【０００４】これらの方法を用いて多層導電パターンを
形成するには、図７（Ａ）に示すように、先ず、基板１
１上に導電層を蒸着形成し、該導電層をパターニングし
て導電パターン１３を形成し、該基板及び該導電パター
ン上にHDP CVD 法により酸化膜１５を蒸着形成した後、
図７（Ｂ）に示すように、該酸化膜の上面をCMP 法によ
り研磨（Polishing)して、すなわち平坦化処理を行って
各導電層を形成していた。
形成するには、図７（Ａ）に示すように、先ず、基板１
１上に導電層を蒸着形成し、該導電層をパターニングし
て導電パターン１３を形成し、該基板及び該導電パター
ン上にHDP CVD 法により酸化膜１５を蒸着形成した後、
図７（Ｂ）に示すように、該酸化膜の上面をCMP 法によ
り研磨（Polishing)して、すなわち平坦化処理を行って
各導電層を形成していた。
【０００５】然るに、このような従来の多層導電パター
ンの形成方法としてのHDP CVD 法による酸化膜の蒸着形
成は、耐吸湿性に優れ、且つギャップ（Gap)を充填する
特性に優れるという利点を有するものの、酸化膜の形成
後にCMP 法を適用してグローバル段差を消滅させること
が不可欠の操作となっており、半導体の製造工程が煩雑
になり製造原価が上昇するという不都合な点があった。
ンの形成方法としてのHDP CVD 法による酸化膜の蒸着形
成は、耐吸湿性に優れ、且つギャップ（Gap)を充填する
特性に優れるという利点を有するものの、酸化膜の形成
後にCMP 法を適用してグローバル段差を消滅させること
が不可欠の操作となっており、半導体の製造工程が煩雑
になり製造原価が上昇するという不都合な点があった。
【０００６】
【発明が解決しようとする課題】本発明は、このような
従来の課題に鑑みてなされたもので、半導体素子の製造
においてローカル（Local)平坦度及びグローバル（Glob
al）平坦度を向上し得る半導体素子の平坦な絶縁膜の形
成方法を提供することを目的とする。
従来の課題に鑑みてなされたもので、半導体素子の製造
においてローカル（Local)平坦度及びグローバル（Glob
al）平坦度を向上し得る半導体素子の平坦な絶縁膜の形
成方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本願発明者は、HDP CVD
法による酸化膜の蒸着形成では、何故、CMP 法の適用が
不可欠なのか、という点を深く考察した結果、HDP CVD
法においてはウエハの置かれるサセプター（Susceptor)
にDCバイアス（Bias）、RFバイアス又はそれらを組み合
せてバイアスパワーを加えるため、蒸着と同時にスパッ
タリング（sputtering）がおこること；該スパッタリン
グは、イオン（ion)の入射方向に対して４５°傾斜した
面の食刻率が垂直面における食刻率より約３〜４倍程度
高くなるため、配線の幅と該酸化膜の蒸着厚みによって
は該配線上部に梯形の凸部、いわゆるグローバル段差を
有する酸化膜が形成されること（図７（Ａ）における符
号１３ａの上部の酸化膜１５の形状参照）；一方、該配
線の幅がある値以下では該配線上部にできる該酸化膜の
凸部形状は小さな三角形であり（図７（Ａ）における符
号１３ｂ及び１３ｃの上部の酸化膜１５の形状参照）、
該三角形の高さは蒸着速度とスパッタリング速度の比、
すなわち蒸着速度／スパッタリング速度、が減少するほ
ど、また、蒸着厚さが増加するほど、更に配線の幅が狭
くなるほど低くなること；を見いだし、本発明をなすに
至ったものである。
法による酸化膜の蒸着形成では、何故、CMP 法の適用が
不可欠なのか、という点を深く考察した結果、HDP CVD
法においてはウエハの置かれるサセプター（Susceptor)
にDCバイアス（Bias）、RFバイアス又はそれらを組み合
せてバイアスパワーを加えるため、蒸着と同時にスパッ
タリング（sputtering）がおこること；該スパッタリン
グは、イオン（ion)の入射方向に対して４５°傾斜した
面の食刻率が垂直面における食刻率より約３〜４倍程度
高くなるため、配線の幅と該酸化膜の蒸着厚みによって
は該配線上部に梯形の凸部、いわゆるグローバル段差を
有する酸化膜が形成されること（図７（Ａ）における符
号１３ａの上部の酸化膜１５の形状参照）；一方、該配
線の幅がある値以下では該配線上部にできる該酸化膜の
凸部形状は小さな三角形であり（図７（Ａ）における符
号１３ｂ及び１３ｃの上部の酸化膜１５の形状参照）、
該三角形の高さは蒸着速度とスパッタリング速度の比、
すなわち蒸着速度／スパッタリング速度、が減少するほ
ど、また、蒸着厚さが増加するほど、更に配線の幅が狭
くなるほど低くなること；を見いだし、本発明をなすに
至ったものである。
【０００８】すなわち、本発明は、半導体素子の平坦な
絶縁膜の形成方法であって、その上に絶縁膜を介して導
電パタ−ンが形成された基板上に高密度プラズマ化学気
相蒸着法にて絶縁酸化膜を形成する方法において、該導
電パターンの配線の幅を予め２．０μm 以下にしておく
ことを特徴とする。
絶縁膜の形成方法であって、その上に絶縁膜を介して導
電パタ−ンが形成された基板上に高密度プラズマ化学気
相蒸着法にて絶縁酸化膜を形成する方法において、該導
電パターンの配線の幅を予め２．０μm 以下にしておく
ことを特徴とする。
【０００９】ここで、前記の配線幅の予備調整は、該配
線中に複数のホールを穿設することによって、すなわち 前記のホールが、前記の配線の幅方向に細分化した
細長い溝又は該溝と該溝の長手方向の途中に形成した孔
との組み合わせ、又は 前記のホールが、溝を螺旋状に連結したもの、とす
ることによって行えばよい。
線中に複数のホールを穿設することによって、すなわち 前記のホールが、前記の配線の幅方向に細分化した
細長い溝又は該溝と該溝の長手方向の途中に形成した孔
との組み合わせ、又は 前記のホールが、溝を螺旋状に連結したもの、とす
ることによって行えばよい。
【００１０】尚、前記の高密度プラズマ化学気相蒸着法
は、下記の条件にて行われるのが好適である。 蒸着速度／スパッタリング速度≦３．２ プラズマの密度≧約１０10cm-3
は、下記の条件にて行われるのが好適である。 蒸着速度／スパッタリング速度≦３．２ プラズマの密度≧約１０10cm-3
【００１１】
【発明の実施の形態】以下、本発明の実施態様の数例を
挙げた図面を用いて本発明を詳細に説明する。先ず第１
の実施態様について説明する（図１参照。同図（Ａ）〜
（Ｅ）に示す各ステップを順次行うものである）。
挙げた図面を用いて本発明を詳細に説明する。先ず第１
の実施態様について説明する（図１参照。同図（Ａ）〜
（Ｅ）に示す各ステップを順次行うものである）。
【００１２】ステップ１（図１（Ａ）参照） 基板２１上に平坦な絶縁膜２２を形成し、該絶縁膜上に
Ａｌ−Ｃｕ合金からなる導電層を厚さ約０．５〜０．８
μm に蒸着形成した後、該導電層をパターニングして所
望の配線幅（最小値：半導体のデザインルール（Design
role)上の最小線の幅、最大値：２．０μm 以下）の第
１の導電パターン２３を形成する。ここで、配線幅が最
大許容値を超える場合には、パターニングされる配線の
パターンを以下のようにして対処する。 パワーライン及び一部のシグナルライン等のように
２．０μm より広い線幅を必要とする場合：ライン３０
に複数のホール３１、３２が形成されるようにする（図
２参照）；及び パッド（PAD)のように一辺の長さが約８０〜１００
μm の四角形状を必要とする場合： Ａ．四角形のパッド４０に複数の細長いホール４１が形
成されるようにする（図３参照）；又は Ｂ．螺旋形のライン５１が螺旋形のホールを介して隣接
するように形成されるようにする（図４参照）。
Ａｌ−Ｃｕ合金からなる導電層を厚さ約０．５〜０．８
μm に蒸着形成した後、該導電層をパターニングして所
望の配線幅（最小値：半導体のデザインルール（Design
role)上の最小線の幅、最大値：２．０μm 以下）の第
１の導電パターン２３を形成する。ここで、配線幅が最
大許容値を超える場合には、パターニングされる配線の
パターンを以下のようにして対処する。 パワーライン及び一部のシグナルライン等のように
２．０μm より広い線幅を必要とする場合：ライン３０
に複数のホール３１、３２が形成されるようにする（図
２参照）；及び パッド（PAD)のように一辺の長さが約８０〜１００
μm の四角形状を必要とする場合： Ａ．四角形のパッド４０に複数の細長いホール４１が形
成されるようにする（図３参照）；又は Ｂ．螺旋形のライン５１が螺旋形のホールを介して隣接
するように形成されるようにする（図４参照）。
【００１３】ステップ２（図１（Ｂ）参照） 前記の導電パターン２３を絶縁膜２２を介してその上に
形成された基板上にHDP CVD 法により厚さ約１．０〜
２．０μm の酸化膜２４を蒸着させる。このとき、該導
電パターンの配線幅が２．０μm 以下にしているので、
全体的にグローバル段差の殆どない平坦な該酸化膜が得
られる。尚、高密度プラズマ（HDP)は、ＳｉＨ4 、Ｏ
2 、ＣＨ4 、Ｃ2 Ｆ6 又はＮＦ3 の群から何れか１つを
選択すればよく、また、使用プラズマ密度は１０10cm-3
以上とする。該HDP CVD 法の具体的装置としては、ＩＣ
Ｐ（Inductively Coupled Plasma)型、ＥＣＲ（Electr
on Cyclotron Resonance）型、ヘリコン（Helicon)プラ
ズマ型の群から何れか１つを選択すればよい。該装置か
らサセプター（Susceptor)に加えられるバイアスパワー
（Bias power）は、ＤＣバイアスパワー、若しくはＲＦ
バイアスパワーを個別に使用してもよいし、又はＤＣバ
イアスパワーとＲＦバイアスパワーを同時に使用しても
よい（但し、該ＤＣバイアスパワーは約−１００〜−
１，５００Ｖにし、ＲＦバイアスパワーは約５００〜４
００Ｗにすることが望ましい）。
形成された基板上にHDP CVD 法により厚さ約１．０〜
２．０μm の酸化膜２４を蒸着させる。このとき、該導
電パターンの配線幅が２．０μm 以下にしているので、
全体的にグローバル段差の殆どない平坦な該酸化膜が得
られる。尚、高密度プラズマ（HDP)は、ＳｉＨ4 、Ｏ
2 、ＣＨ4 、Ｃ2 Ｆ6 又はＮＦ3 の群から何れか１つを
選択すればよく、また、使用プラズマ密度は１０10cm-3
以上とする。該HDP CVD 法の具体的装置としては、ＩＣ
Ｐ（Inductively Coupled Plasma)型、ＥＣＲ（Electr
on Cyclotron Resonance）型、ヘリコン（Helicon)プラ
ズマ型の群から何れか１つを選択すればよい。該装置か
らサセプター（Susceptor)に加えられるバイアスパワー
（Bias power）は、ＤＣバイアスパワー、若しくはＲＦ
バイアスパワーを個別に使用してもよいし、又はＤＣバ
イアスパワーとＲＦバイアスパワーを同時に使用しても
よい（但し、該ＤＣバイアスパワーは約−１００〜−
１，５００Ｖにし、ＲＦバイアスパワーは約５００〜４
００Ｗにすることが望ましい）。
【００１４】ステップ３（図１（Ｃ）参照） 前記の酸化膜２４に前記の導電パターン２３の上面の所
要箇所を露出させるように複数のビアホール（Via Hol
e）２５を食刻形成する。
要箇所を露出させるように複数のビアホール（Via Hol
e）２５を食刻形成する。
【００１５】ステップ４（図１（Ｄ）参照） 前記の酸化膜２４上に第１の導電パターン２３の形成と
同様にして第２の導電パターン２６を形成する。このと
き、ステップ３で形成された複数のビアホール２５内に
該第２の導電パターン２７形成のための導電物質が充填
されるので、該第１の導電パターンと該第２の導電パタ
ーンとが電気的に連結される（符号２６が該導電物質の
充填にて形成された層間接続部である）。
同様にして第２の導電パターン２６を形成する。このと
き、ステップ３で形成された複数のビアホール２５内に
該第２の導電パターン２７形成のための導電物質が充填
されるので、該第１の導電パターンと該第２の導電パタ
ーンとが電気的に連結される（符号２６が該導電物質の
充填にて形成された層間接続部である）。
【００１６】ステップ５（図１（Ｅ）参照） 前記のステップ２〜４を所定回数繰り返すと多層配線板
が形成される。尚、不動態化のためのパッシベーション
絶縁膜２９がその上に形成される最上段の導電パターン
２８ａ、２８ｂは配線の幅に考慮することなく形成する
ことができるが、パッドになる部分２８ａについてはパ
ッケージングができるように一辺の長さが約８０〜１０
０μm の四角形状に形成し、該パッシベーション絶縁膜
を蒸着形成した後、該パッド上の該パッシベーション絶
縁膜を除去して該パッドの上部を開ける。
が形成される。尚、不動態化のためのパッシベーション
絶縁膜２９がその上に形成される最上段の導電パターン
２８ａ、２８ｂは配線の幅に考慮することなく形成する
ことができるが、パッドになる部分２８ａについてはパ
ッケージングができるように一辺の長さが約８０〜１０
０μm の四角形状に形成し、該パッシベーション絶縁膜
を蒸着形成した後、該パッド上の該パッシベーション絶
縁膜を除去して該パッドの上部を開ける。
【００１７】次に、第２の実施態様について説明する
（図５参照。同図（Ａ）〜（Ｆ）に示す各ステップを順
次行うものである）。
（図５参照。同図（Ａ）〜（Ｆ）に示す各ステップを順
次行うものである）。
【００１８】この実施態様は、ステップ３の操作に先立
って、第１の絶縁膜６４ａ（第１の実施態様の符号２４
に対応）の上に第２の絶縁膜（ＳＯＧ膜又はポリマー
膜）６４ｂを形成し（図５（Ｃ）参照）、次いで該第２
の絶縁膜をエッチバックする（図５（Ｄ）参照。但し、
同図はエッチバックに次いでビアホール６５（第１の実
施態様の符号２５に対応）の食刻形成迄行った状態を示
している）サブステップＡを行うことを除き第１の実施
態様と同様にして行うものである。
って、第１の絶縁膜６４ａ（第１の実施態様の符号２４
に対応）の上に第２の絶縁膜（ＳＯＧ膜又はポリマー
膜）６４ｂを形成し（図５（Ｃ）参照）、次いで該第２
の絶縁膜をエッチバックする（図５（Ｄ）参照。但し、
同図はエッチバックに次いでビアホール６５（第１の実
施態様の符号２５に対応）の食刻形成迄行った状態を示
している）サブステップＡを行うことを除き第１の実施
態様と同様にして行うものである。
【００１９】ここで、第１の実施態様を示す図１と第２
の実施態様を示す図５との対応関係は下表の通りであ
る。
の実施態様を示す図５との対応関係は下表の通りであ
る。
【００２０】
【表１】
【００２１】このように、サブステップＡを介在させる
ことによって、最終的に得られる絶縁膜のグローバル平
坦度及びローカル平坦度が第１の実施態様に比し、より
優れたものとなる（グローバル平坦度：ＳＯＧ膜やポリ
マー膜が優れたギャップ充填特性を有することによる。
ローカル平坦度：グローバル平坦度に優れたＳＯＧ膜や
ポリマー膜をその上に有する絶縁膜にエッチバックを施
すことによる）。
ことによって、最終的に得られる絶縁膜のグローバル平
坦度及びローカル平坦度が第１の実施態様に比し、より
優れたものとなる（グローバル平坦度：ＳＯＧ膜やポリ
マー膜が優れたギャップ充填特性を有することによる。
ローカル平坦度：グローバル平坦度に優れたＳＯＧ膜や
ポリマー膜をその上に有する絶縁膜にエッチバックを施
すことによる）。
【００２２】尚、このサブステップＡの運用条件（例
示）は下記の通りである。 ＳＯＧの種類：無機又は有機系 ＳＯＧ塗布の方法：スピンコーティング エッチバックにおける使用ガス：ＣＦ4 、ＣＨＦ
3 、Ｃ2 Ｆ6 又はＯ2 等を単独又は適宜組み合わせる。
示）は下記の通りである。 ＳＯＧの種類：無機又は有機系 ＳＯＧ塗布の方法：スピンコーティング エッチバックにおける使用ガス：ＣＦ4 、ＣＨＦ
3 、Ｃ2 Ｆ6 又はＯ2 等を単独又は適宜組み合わせる。
【００２３】更に、第３の実施態様について説明する
（図６参照。同図（Ａ）〜（Ｆ）に示す各ステップを順
次行うものである）。
（図６参照。同図（Ａ）〜（Ｆ）に示す各ステップを順
次行うものである）。
【００２４】この実施態様は、ステップ３の操作に先立
って、第１の絶縁膜７４ａ（第１の実施態様の符号２４
ａに対応）の上に第２の絶縁膜７４ｂを形成し（図６
（Ｂ）参照）、更にその上に第３の絶縁膜（ＳＯＧ膜又
はポリマー膜）７４ｃを形成し（図６（Ｃ）参照）、次
いで該第３の絶縁膜をエッチバックする（図６（Ｄ）参
照。但し、同図はエッチバックに次いでビアホール７５
（第１の実施態様の符号２５に対応）の食刻形成迄行っ
た状態を示している）サブステップＢを行うことを除き
第１の実施態様と同様にして行うものである。
って、第１の絶縁膜７４ａ（第１の実施態様の符号２４
ａに対応）の上に第２の絶縁膜７４ｂを形成し（図６
（Ｂ）参照）、更にその上に第３の絶縁膜（ＳＯＧ膜又
はポリマー膜）７４ｃを形成し（図６（Ｃ）参照）、次
いで該第３の絶縁膜をエッチバックする（図６（Ｄ）参
照。但し、同図はエッチバックに次いでビアホール７５
（第１の実施態様の符号２５に対応）の食刻形成迄行っ
た状態を示している）サブステップＢを行うことを除き
第１の実施態様と同様にして行うものである。
【００２５】ここで、第１の実施態様を示す図１と第３
の実施態様を示す図６との対応関係は下表の通りであ
る。
の実施態様を示す図６との対応関係は下表の通りであ
る。
【００２６】
【表２】
【００２７】このように、サブステップＢを介在させる
ことによって、最終的に得られる絶縁膜のグローバル平
坦度及びローカル平坦度が第２の実施態様に比し、より
優れたものとなる（グローバル段差のより完璧な低減に
よる）。
ことによって、最終的に得られる絶縁膜のグローバル平
坦度及びローカル平坦度が第２の実施態様に比し、より
優れたものとなる（グローバル段差のより完璧な低減に
よる）。
【００２８】尚、このサブステップＢの運用条件（例
示）は下記の通りである。 第２の導電膜の形成：コンベンショナル RF CVD 法 第２の導電膜の厚み：０．２〜０．５μm ＳＯＧの種類：無機又は有機系 ＳＯＧ塗布の方法：スピンコーティング エッチバックにおける使用ガス：ＣＦ4 、ＣＨＦ
3 、Ｃ2 Ｆ6 又はＯ2 等を単独又は適宜組み合わせる。
示）は下記の通りである。 第２の導電膜の形成：コンベンショナル RF CVD 法 第２の導電膜の厚み：０．２〜０．５μm ＳＯＧの種類：無機又は有機系 ＳＯＧ塗布の方法：スピンコーティング エッチバックにおける使用ガス：ＣＦ4 、ＣＨＦ
3 、Ｃ2 Ｆ6 又はＯ2 等を単独又は適宜組み合わせる。
【００２９】
【発明の効果】上記の通り、本発明によれば、CMP を行
うことなく、HDP CVD 酸化膜の蒸着のみ、場合によって
は更に該酸化膜上へのＳＯＧ膜の形成とエッチバック
を、また更には該酸化膜上へ更なる酸化膜の形成とＳＯ
Ｇ膜の形成、そして該ＳＯＧ膜のエッチバックを行うだ
けでCMP の適用が必須とされた従来の方法とほぼ同等レ
ベルのグローバル平坦度及びローカル平坦度を確保し得
る。結果として、半導体の製造工程を単純化させること
ができ、ひいては原価の節減及び生産性の向上がもたら
され、半導体素子の歩留りも向上する。
うことなく、HDP CVD 酸化膜の蒸着のみ、場合によって
は更に該酸化膜上へのＳＯＧ膜の形成とエッチバック
を、また更には該酸化膜上へ更なる酸化膜の形成とＳＯ
Ｇ膜の形成、そして該ＳＯＧ膜のエッチバックを行うだ
けでCMP の適用が必須とされた従来の方法とほぼ同等レ
ベルのグローバル平坦度及びローカル平坦度を確保し得
る。結果として、半導体の製造工程を単純化させること
ができ、ひいては原価の節減及び生産性の向上がもたら
され、半導体素子の歩留りも向上する。
【図１】本発明の方法の第１の実施態様をステップに分
けて示した工程図である。
けて示した工程図である。
【図２】本発明の方法における配線に対する工夫の一例
を示す平面図である。
を示す平面図である。
【図３】本発明の方法における配線に対する工夫の他の
例を示す平面図である。
例を示す平面図である。
【図４】本発明の方法における配線に対する工夫の更に
他の例を示す平面図である。
他の例を示す平面図である。
【図５】本発明の方法の第２の実施態様をステップに分
けて示した工程図である。
けて示した工程図である。
【図６】本発明の方法の第３の実施態様をステップに分
けて示した工程図である。
けて示した工程図である。
【図７】従来の半導体素子の平坦な絶縁膜の形成方法を
示す断面図である。
示す断面図である。
２１、６１、７１ 基板 ２２、６２、７２ 絶縁膜 ２３、６３、７３ 第１の導電パターン ２４、６４ａ、７４ａ 酸化膜（第１の絶縁膜） ６４ｂ、７４ｂ ＳＯＧ膜，第２の絶縁膜 ７４ｃ ＳＯＧ膜（第３の絶縁膜） ２５、６５、７５ ビアホール ２６、６６、７６ 導電物質の充填部 ２７、６７、７７ 第２の導電パターン ２８ａ、２８ｂ、６８ａ、６８ｂ、７８ａ、７８ｂ 最
終導電パターン ２９、６９、７９ パッシベーション絶縁膜 ３０ 配線 ３１、３２ ホール ４０、５０ 四角形パッド
終導電パターン ２９、６９、７９ パッシベーション絶縁膜 ３０ 配線 ３１、３２ ホール ４０、５０ 四角形パッド
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−157440（ＪＰ，Ａ) 特開 平９−55376（ＪＰ，Ａ) 特開 昭61−268045（ＪＰ，Ａ) 特開 平７−161720（ＪＰ，Ａ) 特開 平５−226327（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768
Claims (4)
- 【請求項１】 その上に絶縁膜を介して導電パタ−ンが
形成された基板上に高密度プラズマ化学気相蒸着法にて
絶縁酸化膜を形成する方法において、該導電パターン内
に溝を螺旋状に連結したホールを穿設することによっ
て、該配線の幅を予め２．０μm 以下にしておくことを
特徴とする半導体素子の平坦な絶縁膜の形成方法。 - 【請求項２】 前記の高密度プラズマ化学気相蒸着法
が、蒸着速度／スパッタリング速度≦３．２の条件にて
行われる請求項１に記載の方法。 - 【請求項３】 前記のプラズマの密度が、約１０10cm-3
以上である請求項１又は２に記載の方法。 - 【請求項４】 前記の高密度プラズマ化学気相蒸着法に
よる絶縁酸化膜の形成において、絶縁酸化膜の蒸着形成
の後、ＳＯＧ塗布又はコンベンショナル RFCVD 法によ
る更なる絶縁膜の形成とそれに続くＳＯＧ塗布の後でエ
ッチバックを行う請求項１乃至３のいずれか１に記載の
方法。
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| KR45517/1997 | 1997-09-02 | ||
| KR1019970045517A KR100253311B1 (ko) | 1997-09-02 | 1997-09-02 | 반도체 소자의 평탄화 방법 |
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| Publication Number | Publication Date |
|---|---|
| JPH1187351A JPH1187351A (ja) | 1999-03-30 |
| JP2991695B2 true JP2991695B2 (ja) | 1999-12-20 |
Family
ID=19520705
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| JP10178375A Expired - Fee Related JP2991695B2 (ja) | 1997-09-02 | 1998-06-25 | 半導体素子の絶縁膜の形成方法 |
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| Country | Link |
|---|---|
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| KR (1) | KR100253311B1 (ja) |
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|---|---|---|---|---|
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| KR100792354B1 (ko) * | 2000-12-28 | 2008-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치 소자분리막 형성방법 |
| EP1386353A2 (en) * | 2001-05-01 | 2004-02-04 | Koninklijke Philips Electronics N.V. | Method of manufacturing interconnections in a semiconductor device |
| US7265429B2 (en) * | 2002-08-07 | 2007-09-04 | Chang-Feng Wan | System and method of fabricating micro cavities |
| US7429495B2 (en) * | 2002-08-07 | 2008-09-30 | Chang-Feng Wan | System and method of fabricating micro cavities |
| US7265477B2 (en) * | 2004-01-05 | 2007-09-04 | Chang-Feng Wan | Stepping actuator and method of manufacture therefore |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2555364B1 (fr) * | 1983-11-18 | 1990-02-02 | Hitachi Ltd | Procede de fabrication de connexions d'un dispositif a circuits integres a semi-conducteurs comportant en particulier un mitset |
| JP2544396B2 (ja) * | 1987-08-25 | 1996-10-16 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| US5429070A (en) * | 1989-06-13 | 1995-07-04 | Plasma & Materials Technologies, Inc. | High density plasma deposition and etching apparatus |
| US5288664A (en) * | 1990-07-11 | 1994-02-22 | Fujitsu Ltd. | Method of forming wiring of semiconductor device |
| US5670828A (en) * | 1995-02-21 | 1997-09-23 | Advanced Micro Devices, Inc. | Tunneling technology for reducing intra-conductive layer capacitance |
| US5770518A (en) * | 1995-04-19 | 1998-06-23 | Advanced Micro Devices, Inc. | Semiconductor device and method of manufacturing without undercutting conductive lines |
| US5872056A (en) * | 1997-02-07 | 1999-02-16 | Micron Technology, Inc. | Semiconductor processing methods of forming self-aligned contact openings |
| US5968610A (en) * | 1997-04-02 | 1999-10-19 | United Microelectronics Corp. | Multi-step high density plasma chemical vapor deposition process |
-
1997
- 1997-09-02 KR KR1019970045517A patent/KR100253311B1/ko not_active IP Right Cessation
-
1998
- 1998-01-26 US US09/013,095 patent/US6117787A/en not_active Expired - Lifetime
- 1998-06-25 JP JP10178375A patent/JP2991695B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| KR100253311B1 (ko) | 2000-06-01 |
| KR19990024420A (ko) | 1999-04-06 |
| JPH1187351A (ja) | 1999-03-30 |
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