JP3112036B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、コンタクト孔を介して
配線層とゲート電極とが電気的に接続された半導体装置
の製造方法に関する。
配線層とゲート電極とが電気的に接続された半導体装置
の製造方法に関する。
【０００２】
【従来の技術】図９乃至図１１は、従来の半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【０００３】先ず、図９に示すように、半導体基板２１
上にゲート酸化膜２２を介してゲート電極２３を例えば
約2000Åの厚さで形成し、このゲート電極２３の側部に
サイドウォール２４を例えば約2000Åの厚さで形成す
る。その後、半導体基板２１の全面に、ＣＶＤ（Chemic
al VaporDeposition ）法を使用して、層間絶縁膜とし
て例えばシリコン酸化膜２６を約1000Åの厚さに形成す
る。
上にゲート酸化膜２２を介してゲート電極２３を例えば
約2000Åの厚さで形成し、このゲート電極２３の側部に
サイドウォール２４を例えば約2000Åの厚さで形成す
る。その後、半導体基板２１の全面に、ＣＶＤ（Chemic
al VaporDeposition ）法を使用して、層間絶縁膜とし
て例えばシリコン酸化膜２６を約1000Åの厚さに形成す
る。
【０００４】次に、図１０に示すように、シリコン酸化
膜２６上にフォトレジスト２７を選択的に形成し、この
フォトレジスト２７をマスクとしシリコン酸化膜２６を
エッチングして、コンタクト孔２８を形成する。その
後、フォトレジスト２７を除去する。
膜２６上にフォトレジスト２７を選択的に形成し、この
フォトレジスト２７をマスクとしシリコン酸化膜２６を
エッチングして、コンタクト孔２８を形成する。その
後、フォトレジスト２７を除去する。
【０００５】次に、図１１に示すように、例えばスパッ
タ法により全面にアルミニウム膜を形成した後、このア
ルミニウム膜を所定の形状にパターニングして引き出し
電極３０を得る。このようにして半導体装置が完成す
る。
タ法により全面にアルミニウム膜を形成した後、このア
ルミニウム膜を所定の形状にパターニングして引き出し
電極３０を得る。このようにして半導体装置が完成す
る。
【０００６】ところで、図１２に示すように、ゲート電
極２３の幅とコンタクト孔２８の幅とを同一にしようと
した場合に、図１３に示すようにコンタクト孔２８形成
時にマスクの位置ずれにより重ね合わせ誤差２９が発生
すると、コンタクト孔２８がゲート酸化膜２２に到達し
てしまう。このため、引き出し電極３０と半導体基板２
１とがコンタクト孔２８を介して電気的に接続されてし
まう虞れがある。
極２３の幅とコンタクト孔２８の幅とを同一にしようと
した場合に、図１３に示すようにコンタクト孔２８形成
時にマスクの位置ずれにより重ね合わせ誤差２９が発生
すると、コンタクト孔２８がゲート酸化膜２２に到達し
てしまう。このため、引き出し電極３０と半導体基板２
１とがコンタクト孔２８を介して電気的に接続されてし
まう虞れがある。
【０００７】これを回避するために、従来は、通常、図
１４（ａ），（ｂ）に夫々平面図及び断面図を示すよう
に、重ね合わせ誤差を考慮して、ゲート電極２３の幅を
コンタクト孔２８の開口部の幅よりも重ね合わせ誤差分
以上大きく形成している。これにより、重ね合わせ誤差
が発生してコンタクト孔２８の位置がずれても、半導体
基板２１と引き出し電極３０とが電気的に接続されるこ
とを回避できる。
１４（ａ），（ｂ）に夫々平面図及び断面図を示すよう
に、重ね合わせ誤差を考慮して、ゲート電極２３の幅を
コンタクト孔２８の開口部の幅よりも重ね合わせ誤差分
以上大きく形成している。これにより、重ね合わせ誤差
が発生してコンタクト孔２８の位置がずれても、半導体
基板２１と引き出し電極３０とが電気的に接続されるこ
とを回避できる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置の製造方法においては、コンタクト
孔形成時の重ね合わせ誤差を考慮して、ゲート電極の幅
をコンタクト孔の幅よりも少なくとも重ね合わせ誤差分
以上大きくする必要があるため、ゲート電極の面積が大
きくなって、半導体装置の高集積化を阻害するという欠
点がある。
た従来の半導体装置の製造方法においては、コンタクト
孔形成時の重ね合わせ誤差を考慮して、ゲート電極の幅
をコンタクト孔の幅よりも少なくとも重ね合わせ誤差分
以上大きくする必要があるため、ゲート電極の面積が大
きくなって、半導体装置の高集積化を阻害するという欠
点がある。
【０００９】本発明はかかる問題点に鑑みてなされたも
のであって、コンタクト孔形成時に重ね合わせ誤差が発
生しても、引き出し電極と半導体基板とが電気的に接続
されることを回避できると共に、より一層の高集積化が
可能な半導体装置の製造方法を提供することを目的とす
る。
のであって、コンタクト孔形成時に重ね合わせ誤差が発
生しても、引き出し電極と半導体基板とが電気的に接続
されることを回避できると共に、より一層の高集積化が
可能な半導体装置の製造方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板上に第１の絶縁膜を介してゲ
ート電極及び第２の絶縁膜により構成される積層体を所
定のゲート電極パターンで形成する工程と、この積層体
の側部にサイドウォールを形成する工程と、前記第２の
絶縁膜を除去する工程と、全面に第３の絶縁膜を形成す
る工程と、フォトレジスト法を利用して前記第３の絶縁
膜の表面から前記ゲート電極の表面に到達するコンタク
ト孔を形成する工程とを有することを特徴とする。
の製造方法は、半導体基板上に第１の絶縁膜を介してゲ
ート電極及び第２の絶縁膜により構成される積層体を所
定のゲート電極パターンで形成する工程と、この積層体
の側部にサイドウォールを形成する工程と、前記第２の
絶縁膜を除去する工程と、全面に第３の絶縁膜を形成す
る工程と、フォトレジスト法を利用して前記第３の絶縁
膜の表面から前記ゲート電極の表面に到達するコンタク
ト孔を形成する工程とを有することを特徴とする。
【００１１】
【作用】本発明においては、半導体基板上に第１の絶縁
膜を介してゲート電極及び第２の絶縁膜の積層体を所定
のゲート電極パターンで形成した後、この積層体の側部
にサイドウォールを形成する。その後、前記第２の絶縁
膜を除去し、全面に第３の絶縁膜を形成する。従って、
ゲート電極の側部には、絶縁膜（サイドウォール＋第３
の絶縁膜）が厚く形成される。このため、コンタクト孔
形成時に重ね合わせ誤差が発生しても、エッチングマー
ジンが大きく、コンタクト孔が半導体基板表面に到達す
ることを回避できる。これにより、ゲート電極幅をコン
タクト孔の幅と同一寸法に設計することができて、半導
体装置のより一層の高集積化が可能になる。
膜を介してゲート電極及び第２の絶縁膜の積層体を所定
のゲート電極パターンで形成した後、この積層体の側部
にサイドウォールを形成する。その後、前記第２の絶縁
膜を除去し、全面に第３の絶縁膜を形成する。従って、
ゲート電極の側部には、絶縁膜（サイドウォール＋第３
の絶縁膜）が厚く形成される。このため、コンタクト孔
形成時に重ね合わせ誤差が発生しても、エッチングマー
ジンが大きく、コンタクト孔が半導体基板表面に到達す
ることを回避できる。これにより、ゲート電極幅をコン
タクト孔の幅と同一寸法に設計することができて、半導
体装置のより一層の高集積化が可能になる。
【００１２】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１３】図１乃至図４は本発明の第１の実施例に係
る半導体装置の製造方法を工程順に示す断面図である。
る半導体装置の製造方法を工程順に示す断面図である。
【００１４】先ず、図１に示すように、半導体基板１上
にゲート酸化膜２を例えば約 200Åの厚さで形成する。
そして、このゲート酸化膜２上に、ゲート電極３及びシ
リコン窒化膜４を例えばいずれも約2000Åの厚さで所定
のパターンに形成する。その後、このゲート電極３及び
シリコン窒化膜４の積層体の側部にシリコン酸化膜から
なるサイドウォール５を例えば約2000Åの厚さで形成す
る。なお、このサイドウォール５の高さは、ゲート電極
３及びシリコン窒化膜４の厚さがいずれも約2000Åであ
るとすると、約4000Åとなる。
にゲート酸化膜２を例えば約 200Åの厚さで形成する。
そして、このゲート酸化膜２上に、ゲート電極３及びシ
リコン窒化膜４を例えばいずれも約2000Åの厚さで所定
のパターンに形成する。その後、このゲート電極３及び
シリコン窒化膜４の積層体の側部にシリコン酸化膜から
なるサイドウォール５を例えば約2000Åの厚さで形成す
る。なお、このサイドウォール５の高さは、ゲート電極
３及びシリコン窒化膜４の厚さがいずれも約2000Åであ
るとすると、約4000Åとなる。
【００１５】次に、図２に示すように、シリコン窒化膜
４をエッチング除去し、その後ＣＤＶ法により、基板の
全面に層間絶縁膜として例えばシリコン酸化膜６を約10
00Åの厚さで形成する。
４をエッチング除去し、その後ＣＤＶ法により、基板の
全面に層間絶縁膜として例えばシリコン酸化膜６を約10
00Åの厚さで形成する。
【００１６】次に、図３に示すように、シリコン酸化膜
６上にフォトレジスト７を所定のパターンで形成し、こ
のフォトレジスト７をマスクとしてシリコン酸化膜６に
対し異方性エッチングを施す。これにより、シリコン酸
化膜６の表面からゲート電極３に到達するコンタクト孔
８を形成する。その後、フォトレジスト７を除去する。
なお、図３において、コンタクト孔８は、重ね合わせ誤
差９だけずれている状態で図示している。また、コンタ
クト孔形成時のエッチング量は、シリコン酸化膜６の厚
さ（約1000Å）以上であり、且つ、シリコン酸化膜６の
厚さとサイドウォール５の高さとの和（即ち、約5000
Å）以下にする必要がある。
６上にフォトレジスト７を所定のパターンで形成し、こ
のフォトレジスト７をマスクとしてシリコン酸化膜６に
対し異方性エッチングを施す。これにより、シリコン酸
化膜６の表面からゲート電極３に到達するコンタクト孔
８を形成する。その後、フォトレジスト７を除去する。
なお、図３において、コンタクト孔８は、重ね合わせ誤
差９だけずれている状態で図示している。また、コンタ
クト孔形成時のエッチング量は、シリコン酸化膜６の厚
さ（約1000Å）以上であり、且つ、シリコン酸化膜６の
厚さとサイドウォール５の高さとの和（即ち、約5000
Å）以下にする必要がある。
【００１７】次いで、図４に示すように、スパッタ法に
より全面に例えばアルミニウム膜を形成し、このアルミ
ニウム膜をパターニングして引き出し電極１０を得る。
このようにして、半導体装置が完成する。
より全面に例えばアルミニウム膜を形成し、このアルミ
ニウム膜をパターニングして引き出し電極１０を得る。
このようにして、半導体装置が完成する。
【００１８】本実施例によれば、サイドウォール５がゲ
ート電極３よりもシリコン窒化膜４の分だけ突出して形
成されているため、コンタクト孔８を形成する際に、重
ね合わせ誤差によりコンタクト孔がゲート電極からずれ
ても、縦方向のエッチングマージンが大きく、コンタク
ト孔が半導体基板表面に到達することを回避できる。従
って、本実施例においては、図１２に示すように、ゲー
ト電極とコンタクト孔とを同一幅の設計寸法で設計する
ことができる。これにより、半導体装置を高集積化する
ことができる。
ート電極３よりもシリコン窒化膜４の分だけ突出して形
成されているため、コンタクト孔８を形成する際に、重
ね合わせ誤差によりコンタクト孔がゲート電極からずれ
ても、縦方向のエッチングマージンが大きく、コンタク
ト孔が半導体基板表面に到達することを回避できる。従
って、本実施例においては、図１２に示すように、ゲー
ト電極とコンタクト孔とを同一幅の設計寸法で設計する
ことができる。これにより、半導体装置を高集積化する
ことができる。
【００１９】図５乃至図８は本発明の第２の実施例に係
る半導体装置の製造方法を工程順に示す断面図である。
る半導体装置の製造方法を工程順に示す断面図である。
【００２０】先ず、第１の実施例と同様にして、図３に
示す工程まで実施する。その後、図５に示すように、Ｃ
ＶＤ法により例えばポリシリコン膜を約1000Åの厚さで
全面に形成し、このポリシリコン膜をパターニングして
埋め込み引き出し電極１１を形成する。この埋め込み引
き出し電極１１は、ゲート電極３と電気的にオーミック
接続される。
示す工程まで実施する。その後、図５に示すように、Ｃ
ＶＤ法により例えばポリシリコン膜を約1000Åの厚さで
全面に形成し、このポリシリコン膜をパターニングして
埋め込み引き出し電極１１を形成する。この埋め込み引
き出し電極１１は、ゲート電極３と電気的にオーミック
接続される。
【００２１】次に、図６に示すように、ＣＶＤ法によ
り、全面にシリコン酸化膜１２を約1000Åの厚さで形成
した後、ＣＶＤ法により層間平坦膜１３としてのＢＰＳ
Ｇ膜を約5000Åの厚さで形成する。そして、リフロー処
理として、例えば窒素雰囲気中にて約 900℃の温度で例
えば30分間熱処理する。
り、全面にシリコン酸化膜１２を約1000Åの厚さで形成
した後、ＣＶＤ法により層間平坦膜１３としてのＢＰＳ
Ｇ膜を約5000Åの厚さで形成する。そして、リフロー処
理として、例えば窒素雰囲気中にて約 900℃の温度で例
えば30分間熱処理する。
【００２２】次に、図７に示すように、層間平坦膜１３
上にフォトレジスト７ａを選択的に形成し、このフォト
レジスト７ａをマスクとして層間平坦膜１３及びシリコ
ン酸化膜１２をエッチングする。これにより、層間平坦
膜１３の表面から埋め込み引き出し電極１１の表面に到
達するコンタクト孔１４を形成する。その後、フォトレ
ジスト７ａを除去する。なお、埋め込み引き出し電極１
１は、コンタクト孔１４よりも少なくとも重ね合わせ誤
差分以上大きくパターニングされている必要がある。
上にフォトレジスト７ａを選択的に形成し、このフォト
レジスト７ａをマスクとして層間平坦膜１３及びシリコ
ン酸化膜１２をエッチングする。これにより、層間平坦
膜１３の表面から埋め込み引き出し電極１１の表面に到
達するコンタクト孔１４を形成する。その後、フォトレ
ジスト７ａを除去する。なお、埋め込み引き出し電極１
１は、コンタクト孔１４よりも少なくとも重ね合わせ誤
差分以上大きくパターニングされている必要がある。
【００２３】次いで、図８に示すように、例えばスパッ
タ法によりアルミニウム膜を形成し、このアルミニウム
膜をパターニングして引き出し電極１０ａを得る。
タ法によりアルミニウム膜を形成し、このアルミニウム
膜をパターニングして引き出し電極１０ａを得る。
【００２４】本実施例においては、第１の実施例と同様
の効果を得ることができるのに加えて、埋め込み引き出
し電極１１とゲート電極３とをオーミック接続できると
いう効果を得ることができる。
の効果を得ることができるのに加えて、埋め込み引き出
し電極１１とゲート電極３とをオーミック接続できると
いう効果を得ることができる。
【００２５】
【発明の効果】以上説明したように本発明においては、
ゲート電極及び第２の絶縁膜により構成される積層体の
側部にサイドウォールを形成し、前記第２の絶縁膜を除
去した後、全面に第３の絶縁膜を形成するから、配線層
とゲート絶縁膜とを電気的に接続するためのコンタクト
孔形成時に重ね合わせ誤差が発生しても、配線層と半導
体基板とが電気的に接続されてしまうことを回避でき
る。従って、ゲート電極の幅をコンタクト孔の幅とを同
一寸法に設計することができて、半導体装置を従来に比
してより一層高集積化することができる。
ゲート電極及び第２の絶縁膜により構成される積層体の
側部にサイドウォールを形成し、前記第２の絶縁膜を除
去した後、全面に第３の絶縁膜を形成するから、配線層
とゲート絶縁膜とを電気的に接続するためのコンタクト
孔形成時に重ね合わせ誤差が発生しても、配線層と半導
体基板とが電気的に接続されてしまうことを回避でき
る。従って、ゲート電極の幅をコンタクト孔の幅とを同
一寸法に設計することができて、半導体装置を従来に比
してより一層高集積化することができる。
【図１】本発明の第１の実施例に係る半導体装置の製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図２】同じく第１の実施例に係る半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図３】同じく第１の実施例に係る半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図４】同じく第１の実施例に係る半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図５】本発明の第２の実施例に係る半導体装置の製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図６】同じく第２の実施例に係る半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図７】同じく第２の実施例に係る半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図８】同じく第２の実施例に係る半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図９】従来の半導体装置の製造方法の一工程を示す断
面図である。
面図である。
【図１０】同じく従来の半導体装置の製造方法の一工程
を示す断面図である。
を示す断面図である。
【図１１】同じく従来の半導体装置の製造方法の一工程
を示す断面図である。
を示す断面図である。
【図１２】ゲート電極の幅とコンタクト孔の幅とを同一
にした場合の半導体装置を示す断面図である。
にした場合の半導体装置を示す断面図である。
【図１３】ゲート電極の幅とコンタクト孔の幅とを同一
にした場合に発生する従来の半導体装置の製造方法の問
題点を示す断面図である。
にした場合に発生する従来の半導体装置の製造方法の問
題点を示す断面図である。
【図１４】（ａ）は重ね合わせ誤差を考慮して従来の半
導体装置の製造方法により製造された半導体装置を示す
平面図、（ｂ）は同じくその断面図である。
導体装置の製造方法により製造された半導体装置を示す
平面図、（ｂ）は同じくその断面図である。
１，２１；半導体基板 ２，２２；ゲート酸化膜 ３，２３；ゲート電極 ４；シリコン窒化膜 ５，２５；サイドウォール ６，１２，２６；シリコン酸化膜 ７，７ａ，２７；フォトレジスト ８，２８；コンタクト孔 １０，１０ａ，３０；引き出し電極 １１；埋め込み引き出し電極 １３；層間平坦膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/43 H01L 29/47 H01L 29/872
Claims (1)
- 【請求項１】 半導体基板上に第１の絶縁膜を介してゲ
ート電極及び第２の絶縁膜により構成される積層体を所
定のゲート電極パターンで形成する工程と、この積層体
の側部にサイドウォールを形成する工程と、前記第２の
絶縁膜を除去する工程と、全面に第３の絶縁膜を形成す
る工程と、フォトレジスト法を利用して前記第３の絶縁
膜の表面から前記ゲート電極の表面に到達するコンタク
ト孔を形成する工程とを有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03274837A JP3112036B2 (ja) | 1991-09-25 | 1991-09-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03274837A JP3112036B2 (ja) | 1991-09-25 | 1991-09-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590195A JPH0590195A (ja) | 1993-04-09 |
| JP3112036B2 true JP3112036B2 (ja) | 2000-11-27 |
Family
ID=17547278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03274837A Expired - Fee Related JP3112036B2 (ja) | 1991-09-25 | 1991-09-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3112036B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2597829B2 (ja) * | 1995-04-05 | 1997-04-09 | 株式会社ウエスタン・アームス | ガス蓄圧供給装置 |
-
1991
- 1991-09-25 JP JP03274837A patent/JP3112036B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0590195A (ja) | 1993-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |