JP2578577B2 - コンタクトホール形成方法 - Google Patents
コンタクトホール形成方法Info
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Description
配線を形成する方法に関し、特に下部の導電配線を上部
の導電配線と接続させるコンタクトを形成するための、
セルフーアランインド(Self-alligend)コンタクトホー
ルを形成する方法に関するものである。
化するに従い、半導体装置を構成する素子等の占有面積
が急激に減少し、さらに前記半導体装置の製造工程に含
まれるマスク工程及びエッチング工程での許容公差が減
少する傾向にある。これにより、中間導電配線層領域の
上部及び下部に位置した上部の導電配線層及び下部の導
電配線層を互いに電気的に接続させるためのコンクタト
を、非常に大きい縦横比(Aspect) 及び非常に小さい直
径にしなければならない。
めに、前記中間導電配線層領域内に形成された絶縁層を
選択的にエッチングする場合、中間導電配線用マスク及
びコンクタトホール用マスクのミスアラインにより上部
の中間導電配線層が部分的に露出する。このエッチング
工程での上部中間導電配線層の露出防止のため、従来の
コンクタトホール形成方法では上部の導電配線層の表面
にバリア層(Barrierlayer)を部分的に形成する。
エッチング工程で形成されるため、バリア層用マスクと
コンタクトとのミスアラインが発生した場合には、コン
クタトホールが正常的に形成されない。この問題点を添
付した図面を参照して説明する。
より形成したコンタクトホールを示す。図1を参照すれ
ば、下部導電層(1)の上部には第1絶縁層(2)、導
電配線層(4)、第2絶縁層(5)及びバリアパターン
(6)及び第3絶縁層(8)が積層されている。前記バ
リアパターン(6)は、前記第2絶縁層(5)の上部に
ポリシリコンのようなバリア物質層を予定厚さに形成
し、マスクエッチング工程によりこのバリア物質層をパ
ターン化する工程により形成される。
側壁全体と導電配線(4)及び第1絶縁層(2)の上部
の一部分とオーバラップしている。さらに第3絶縁層
(8)、第2絶縁層(5)及び第1絶縁層(2)はコン
タクト用マスク部導電層エッチング工程により選択的に
除去され、前記下部導電層(1)が選択的に露出された
コンタクトホールを形成する。このコンタクトホール
(10)はバリアパターン(6)により自己整合され、
前記コンタクト用マスクにより設けられるコンタクト領
域に比べ小さい面積を有する。
トホール形成方法により形成されたコンタクトホールと
して、バリア層用マスクがミスアラインされることによ
り十分な大きさで形成されないコンタクトホールを示
す。図2において、バリア層用マスクが右側にミスアラ
インされることによりバリア層パターン(6)が右側に
移動している。
び第1絶縁層(8、5、2)がエッチングされることに
より形成されたコンタクトホール(10)は、コンタク
ト用マスクが左方にミスアラインされた場合には、コン
タクトが通常の方法では形成できない程度に非常に小さ
い大きさの面積となってしまう。
な最少の開口面積を有するコンタクトホールを正確に形
成することができるコンタクトホール形成方法を提供す
ることにある。
クトホール形成方法は、下部導電層の上部に第1絶縁層
を形成し、その上部に導電配線を形成した後に、当該導
電配線の全体を覆って第2絶縁層及び導電層を積層する
段階と、導電層をブランケット乾式エッチングし、前記
第2絶縁層で覆われた導電配線側壁に導電層スペーサを
形成する段階と、導電層スペーサへ選択的に金属層を成
長させ、この金属層を導電配線の上部および第1絶縁層
の上部においてそれぞれ一定部分をオーバラップさせる
段階と、全体構造上部に第3絶縁層を形成し、その上部
にコンタクトマスクを用いたエッチング工程でコンタク
ト領域の第3絶縁層をエッチングし、露出する選択的金
属層をバリア層として用いた状態で第2絶縁層及び前記
第1絶縁層をエッチングし、第1導電層が露出したコン
タクトホールを形成する段階とを含むものである。
成方法はマスクのミスアラインの発生率及び前記マスク
のミスアラインによる公差を最少化する。本発明のコン
タクトホール形成方法はコンタクトの形成に充分な最少
の開口面積を有するコンタクトホールを形成し、半導体
集積回路装置の集積度を向上させることができる。
タクトホール形成方法を段階別に説明するものである。
部に第1絶縁層(2)及び第2導電配線層(4)が形成
された半導体装置が示されている。この半導体装置はそ
の全体構造の上部に順次塗布された第2絶縁層(5)及
び第3導電層(12)を備える。第1絶縁層(2)は酸
化膜により形成され、前記第2絶縁層(5)はTEOS
膜により形成され、さらに第3導電層(12)はポリシ
リコンにより形成される。
ッチング(Blanket Dry Etch) され、図4に示されるよ
うに、第2絶縁層(5)側壁に導電層スペーサ(12
A)を形成する。
2A)の表面には図5のような選択的金属層(14)が
形成される。この選択的金属層(14)は、化学的気相
成長法により前記導電層スペーサ(12A)上に選択的
に金属を成長させることにより形成される。選択的金属
層(14)は導電層スペーサ(12A)の側面表面から
λほどの厚さに成長されており、この導電層スペーサ
(12A)両端部からはK・λ(K≧1)ほど横方向に
成長されている。これにより、選択的金属層(14)は
第2導電配線層(4)および第1絶縁層(2)とK・λ
ほどオーバラップしている。
装置の全体構造の上部には第3絶縁層(8)及びコンタ
クトマスク用感光膜パターン(9)が順次積層される。
前記感光膜パターン(9)は第3絶縁層(8)を部分的
に露出させている。
より部分的に露出した第3絶縁層(8)と、この第3絶
縁層(8)の露出部分の下部に位置した第2絶縁層
(5)及び第1絶縁層(2)は、エッチング工程により
順次除去され下部導電層(1)を露出させるコンタクト
ホール(10)を形成する。このコンタクトホール(1
0)は選択的金属層(14)により制限された開口部の
面積と同じ大きさを有する反面、コンタクトマスク用感
光膜パターン(9)の開口部の面積よりは小さい大きさ
を有する。さらにコンタクトホール(10)の開口面積
は、選択的金属層(14)を形成する化学的気相成長工
程により調節することができる。
ール形成方法は前記バリア層に選択的金属層を用いてい
るので、マスクパターン化工程を用いることなくマスク
のミスアラインの発生率及びそのマスクのミスアライン
による公差を最少化する。この利点により、本発明のコ
ンタクトホール形成方法はコンタクトを形成するのに充
分な最少開口面積を有するコンタクトホールを形成し、
半導体集積回路装置の集積度を向上させることができる
利点を提供する。
めの半導体装置の断面図である。
がミスアラインされた場合の、従来のコンタクトホール
形成方法により形成されたコンタクトホールを示した半
導体装置の断面図である。
法を段階別に説明するための半導体装置の断面図であ
る。
法を段階別に説明するための半導体装置の断面図であ
る。
法を段階別に説明するための半導体装置の断面図であ
る。
法を段階別に説明するための半導体装置の断面図であ
る。
法を段階別に説明するための半導体装置の断面図であ
る。
層、5…第2絶縁層、6…バリアパターン、8…第3絶
縁層、9…感光膜パターン、10…コンタクトホール、
12…第3導電層、12A…導電層スペーサ、4…選択
的金属層。
Claims (3)
- 【請求項1】 半導体素子のコンタクトホール形成方法
において、 下部導電層の上部に第1絶縁層を形成し、その上部に導
電配線を形成した後に、当該導電配線の全体を覆って第
2絶縁層及び導電層を積層する段階と、 前記導電層をブランケット乾式エッチングし、前記第2
絶縁層で覆われた前記導電配線側壁に導電層スペーサを
形成する段階と、 前記導電層スペーサへ選択的に金属層を成長させ、この
金属層を前記導電配線の上部および第1絶縁層の上部に
おいて、それぞれ一定部分をオーバラップさせる段階
と、 全体構造上部に第3絶縁層を形成し、その上部にコンタ
クトマスクを用いたエッチング工程でコンタクト領域の
第3絶縁層をエッチングし、露出する前記選択的金属層
をバリア層として用いた状態で前記第2絶縁層及び前記
第1絶縁層をエッチングし、前記第1導電層が露出した
コンタクトホールを形成する段階とを含むことを特徴と
するコンタクトホール形成方法。 - 【請求項2】 前記導電層スペーサは、ドープされたポ
リシリコン層により形成されることを特徴とする請求項
1記載のコンタクトホール形成方法。 - 【請求項3】 前記選択的金属層は、選択的タングステ
ン層により形成されることを特徴とする請求項1記載の
コンタクトホール形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR93-11362 | 1993-06-22 | ||
KR1019930011362A KR100256800B1 (ko) | 1993-06-22 | 1993-06-22 | 콘택홀 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0774250A JPH0774250A (ja) | 1995-03-17 |
JP2578577B2 true JP2578577B2 (ja) | 1997-02-05 |
Family
ID=19357776
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6140443A Expired - Fee Related JP2578577B2 (ja) | 1993-06-22 | 1994-06-22 | コンタクトホール形成方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5500080A (ja) |
JP (1) | JP2578577B2 (ja) |
KR (1) | KR100256800B1 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5466639A (en) | 1994-10-06 | 1995-11-14 | Micron Semiconductor, Inc. | Double mask process for forming trenches and contacts during the formation of a semiconductor memory device |
US6420725B1 (en) * | 1995-06-07 | 2002-07-16 | Micron Technology, Inc. | Method and apparatus for forming an integrated circuit electrode having a reduced contact area |
US6653733B1 (en) | 1996-02-23 | 2003-11-25 | Micron Technology, Inc. | Conductors in semiconductor devices |
US5776836A (en) * | 1996-02-29 | 1998-07-07 | Micron Technology, Inc. | Self aligned method to define features smaller than the resolution limit of a photolithography system |
US6337266B1 (en) * | 1996-07-22 | 2002-01-08 | Micron Technology, Inc. | Small electrode for chalcogenide memories |
JPH10173046A (ja) * | 1996-12-10 | 1998-06-26 | Sony Corp | 半導体装置の製造方法 |
US6015977A (en) | 1997-01-28 | 2000-01-18 | Micron Technology, Inc. | Integrated circuit memory cell having a small active area and method of forming same |
KR100226749B1 (ko) * | 1997-04-24 | 1999-10-15 | 구본준 | 반도체 소자의 제조 방법 |
US6127721A (en) * | 1997-09-30 | 2000-10-03 | Siemens Aktiengesellschaft | Soft passivation layer in semiconductor fabrication |
US5883006A (en) * | 1997-12-12 | 1999-03-16 | Kabushiki Kaisha Toshiba | Method for making a semiconductor device using a flowable oxide film |
KR100258578B1 (ko) * | 1998-01-15 | 2000-06-15 | 윤종용 | 반도체 메모리 장치의 콘택 형성 방법 |
KR100339683B1 (ko) | 2000-02-03 | 2002-06-05 | 윤종용 | 반도체 집적회로의 자기정렬 콘택 구조체 형성방법 |
TW502380B (en) * | 2000-03-16 | 2002-09-11 | Ibm | Shielded interconnect for an integrated circuit device |
US6563156B2 (en) * | 2001-03-15 | 2003-05-13 | Micron Technology, Inc. | Memory elements and methods for making same |
JP3463038B2 (ja) * | 2000-11-14 | 2003-11-05 | Necエレクトロニクス株式会社 | 半導体装置の製造方法 |
KR100378200B1 (ko) * | 2001-05-22 | 2003-03-29 | 삼성전자주식회사 | 반도체 소자의 콘택 플러그 형성방법 |
KR100539272B1 (ko) * | 2003-02-24 | 2005-12-27 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
US7777265B2 (en) * | 2003-02-24 | 2010-08-17 | Samsung Electronics Co., Ltd. | Semiconductor device having contact barrier and method of manufacturing the same |
JP2007273871A (ja) * | 2006-03-31 | 2007-10-18 | Toshiba Corp | 設計データ作成方法、設計データ作成プログラム、及び半導体装置の製造方法 |
US7709367B2 (en) * | 2006-06-30 | 2010-05-04 | Hynix Semiconductor Inc. | Method for fabricating storage node contact in semiconductor device |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2545154B2 (ja) * | 1990-06-04 | 1996-10-16 | 松下電器産業株式会社 | コンタクト構造の形成方法 |
-
1993
- 1993-06-22 KR KR1019930011362A patent/KR100256800B1/ko not_active IP Right Cessation
-
1994
- 1994-06-22 JP JP6140443A patent/JP2578577B2/ja not_active Expired - Fee Related
- 1994-06-22 US US08/264,167 patent/US5500080A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR100256800B1 (ko) | 2000-05-15 |
KR950001901A (ko) | 1995-01-04 |
US5500080A (en) | 1996-03-19 |
JPH0774250A (ja) | 1995-03-17 |
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