JP4231649B2 - Ｄｒａｍセル及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子及びその製造方法にかかり、より詳細には、ＤＲＡＭセル及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体素子の集積度の増加に従って、配線幅及びそれらの間隔が減少しつつある。これに従って、自己整列コンタクト技術が高集積半導体素子を製造するのに幅広く使用されている。特に、高集積ＤＲＡＭセルを製造するのにおいて、セルトランジスタの共通ドレイン領域及びソース領域の上に各々自己整列コンタクト技術を使用して、ビットラインパッド及びストレージノードパッドを形成し、ストレージノードパッドの上にストレージノードコンタクトプラグ及びストレージノードを順次に形成する製造方法が幅広く使用されている。
【０００３】
図１は、従来のＤＲＡＭセルアレイ領域の一部分を示す平面図である。
【０００４】
図１を参照すると、素子分離膜によって限定された複数の活性領域３ａが半導体基板に２次元的に配列される。
【０００５】
活性領域３ａを横切って、複数のワードライン７が並行に配置される。ここで、各活性領域３ａは２つのワードライン７と交差する。従って、各活性領域３ａは２つのワードライン７によって３つの領域に分けられる。
【０００６】
２つのワードライン７の間の活性領域３ａは共通ドレイン領域に該当し、共通ドレイン領域の両側に位置した活性領域はソース領域に該当する。
【０００７】
共通ドレイン領域及びソース領域は各活性領域３ａの一側に配置されたパッド隔離パターン１７によって選択的に露出される。
【０００８】
各ソース領域の上にはストレージノードパッド２１ｓが位置し、共通ドレイン領域の上にはビットラインパッド２１ｄが位置する。ここで、ビットラインパッド２１ｄは共通ドレイン領域に隣接した素子分離膜の上部まで延長される、複数の並行したビットライン２７がワードライン７を横切って配置される。
【０００９】
各ビットライン２７はこれと交差するビットラインパッド２１ｄとビットラインコンタクトホール２５とを通じて電気的に接続される。
【００１０】
図２、図４、図６、図８及び図１０は、図１のＩ−Ｉ’に従って、従来のＤＲＡＭセルを製造する方法を説明するための断面図であり、図３、図５、図７、図９及び図１１は、図１のＩＩ−ＩＩ’に従って、従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【００１１】
図２及び図３を参照すると、半導体基板１の所定領域に素子分離膜３を形成して複数の活性領域（図１の３ａ）を限定する。活性領域の上にゲート酸化膜５を形成する。ゲート酸化膜５が形成された結果物の上に活性領域を横切る複数の並行したワードラインパターン１０を形成する。各ワードラインパターン１０は順次に積層されたワードライン７及びワードラインキャッピング膜パターン９を含む。
【００１２】
ワードラインパターン１０及び素子分離膜３をイオン注入マスクとして使用して、活性領域に不純物イオンを注入して、不純物領域１１ｄ（ドレイン領域）、１１ｓ（ソース領域）を形成する。ここで、各活性領域を横切る１対のワードラインパターン１０の間の活性領域に形成された不純物領域１１ｄはＤＲＡＭセルトランジスタの共通ドレイン領域に該当する。又、共通ドレイン領域１１ｄの両側に形成された不純物領域１１ｓはＤＲＡＭセルトランジスタのソース領域に該当する。ワードラインパターン１０の側壁にワードラインスペーサ１３を形成する。ワードラインスペーサ１３を有する半導体基板の全面にパッド絶縁膜１５を形成する。
【００１３】
図４及び図５を参照すると、パッド絶縁膜１５の上にパッド隔離パターン１７を形成する。パッド隔離パターン１７はフォトレジスト膜を写真工程によってパターニングして形成する。
【００１４】
パッド隔離パターン１７をエッチングマスクとして使用して、パッド絶縁膜１５をエッチングして共通ドレイン領域１１ｄを露出させるビットラインパッドコンタクトホール１９ｄ及びソース領域１１ｓを露出させるストレージノードパッドコンタクトホール１９ｓを形成する。この時、ビットラインパッドコンタクトホール１９ｄは共通ドレイン領域１１ｄだけでなく、これに隣接した素子分離膜３を露出させる。
【００１５】
図６及び図７を参照すると、パッド隔離パターン１７を除去する。パッド隔離パターン１７が除去された結果物の全面にドーピングされたポリシリコン膜を形成する。
【００１６】
ワードラインキャッピング膜パターン９が露出される時まで、ポリシリコン膜を平坦化して、ビットラインパッドコンタクトホール１９ｄ及びストレージノードパッドコンタクトホール１９ｓの内部に各々ビットラインパッド２１ｄ及びストレージノードパッド２１ｓを形成する。
【００１７】
ビットラインパッド２１ｄ及びストレージノードパッド２１ｓを含む半導体基板の全面にビットライン絶縁膜２３を形成する。
【００１８】
ビットライン絶縁膜２３をパターニングして、ビットラインパッド２１ｄを露出させるビットラインコンタクトホール（図１の２５）形成する。
【００１９】
ビットラインコンタクトホール２５を形成した後、その結果物である半導体基板の全面にビットラインコンタクトホール２５を充填する導電膜及びビットラインキャッピング膜を順次に形成する。
【００２０】
ビットラインキャッピング膜及び導電膜を連続的にパターニングして、ワードラインパターン１０を横切る複数の並行したビットラインパターン３０を形成する。
【００２１】
各ビットラインパターン３０は順次に積層されたビットライン２７及びビットラインキャッピング膜パターン２９を含む。又、各ビットラインはビットラインコンタクトホール２５を通じてビットラインパッド２１ｄと電気的に接続される。
【００２２】
ビットラインパターン３０の側壁にビットラインスペーサ３１を形成する。
【００２３】
ビットラインスペーサ３１を含む半導体基板の全面に層間絶縁膜３３を形成する。
【００２４】
図８及び図９を参照すると、層間絶縁膜３３及びビットライン絶縁膜２３を連続的にパターニングして、ストレージノードパッド２１ｓを露出させるストレージノードプラグコンタクトホールを形成する。この時、ビットラインキャッピング膜パターン２９及びビットラインスペーサ３１はエッチング阻止膜の役割を果たす。従って、ワードラインパターン１０と並行したストレージノードプラグコンタクトホールの幅はビットラインパターン３０の間の間隔によって決定される。
【００２５】
これに対して、ワードラインパターン１０に垂直したストレージノードプラグコンタクトホールの幅Ｗは、図８に示すように、制約を受ける。即ち、ストレージノードパッド２１ｓと隣接したビットラインパッド２１ｄはストレージノードコンタクトホールによって露出されないようにするべきである。従って、ストレージノードプラグコンタクトホールの側壁はビットラインパッド２１ｄと一定距離ｄほど離隔されなければならない。結果的に、ストレージノードプラグコンタクトホールの断面積を最大化するのに制約がある。
【００２６】
ストレージノードプラグコンタクトホールを有する半導体基板の全面にストレージノードプラグコンタクトホールを充填する導電膜を形成する。ビットラインキャッピング膜パターン２９が露出される時まで、導電膜を平坦化してストレージノードプラグコンタクトホールの内部にストレージノードプラグ３５ｓを形成する。
【００２７】
図１０及び図１１を参照すると、ストレージノードプラグ３５ｓを含む半導体基板の全面にエッチング阻止膜３７及び下部犠牲絶縁膜３９を順次に形成する。
【００２８】
エッチング阻止膜３７は下部犠牲絶縁膜３９及び層間絶縁膜３３に対してエッチング選択比を有する物質膜で形成する。
【００２９】
下部犠牲絶縁膜３９及びエッチング阻止膜３７を順次にパターニングして、ストレージノードプラグ３５ｓを露出させるストレージノードホールを形成する。
【００３０】
ストレージノードホールが形成された半導体基板の全面にコンフォーマルな導電膜、即ち、コンフォーマルなドーピングされたポリシリコン膜を形成する。続いて、コンフォーマルな導電膜の上にストレージノードホールを充填する上部犠牲絶縁膜を形成する。下部犠牲絶縁膜３９の上部面が露出される時まで、上部犠牲絶縁膜及びコンフォーマルな導電膜を連続的に平坦化する。これによって、ストレージノードホールの内部にシリンダー型のストレージノード４１が形成され、ストレージノード４１の内部に上部犠牲絶縁膜パターン４３が残存する。
【００３１】
前述のように従来のＤＲＡＭセル製造方法によると、製造工程が複雑であることだけでなく、ストレージノード及びソース領域の間にストレージノードパッド及びストレージノードプラグが介在される。従って、ストレージノード及びソース領域の間のコンタクト抵抗を減少させる共に、製造工程を単純化することが要求される。
【００３２】
【発明が解決しようとする課題】
本発明は、製造工程の単純化とストレージノードの低コンタクト抵抗を得ることができるＤＲＡＭセルを提供することを目的とする。
【００３３】
本発明は、製造工程の単純化と共にストレージノードのコンタクト抵抗を減少させ得るＤＲＡＭセルの製造方法を提供することを他の目的とする。
【００３４】
【課題を解決するための手段】
前述の目的を達成するために本発明はＤＲＡＭセルを提供する。このＤＲＡＭセルは、半導体基板の所定領域に形成された素子分離膜及び素子分離膜によって限定された少なくとも１つの活性領域を含む。活性領域の上部を横切って一対の並行したワードラインパターンが配置される。一対の並行したワードラインパターンの間の活性領域の上にビットラインパッドが位置し、ビットラインパッドの両側の活性領域の上にストレージノードパッドが位置する。ビットラインパッドはビットラインパッド保護膜パターンによって覆われる。ビットラインパッド保護膜パターンはワードラインパターンと並行であり、ストレージノードパッドを露出させる。各ストレージノードパッドの上にストレージノードが配置される。ストレージノードはストレージノードパッドと直接接触し、ビットラインパッドとはビットラインパッド保護膜パターンによって電気的に絶縁される。
【００３５】
すなわち、本発明のＤＲＡＭセルは、半導体基板の所定領域に形成されて活性領域を限定する素子分離膜と、前記活性領域の上部を横切る一対のワードラインパターンと、前記各ワードラインパターンの両側に位置した活性領域に形成された不純物領域であり、前記一対のワードラインパターンの間の活性領域に形成された共通ドレイン領域と、前記各ワードラインパターンの両側に位置した活性領域に形成された不純物領域であり、前記共通ドレイン領域の両側に形成されたソース領域と、前記各ワードラインパターンの側壁に形成されたワードラインスペーサと、前記共通ドレイン領域の上に形成されたビットラインパッドと、前記各ソースライン領域の上に形成されたストレージノードパッドと、前記ビットラインパッドを覆い、前記ワードラインパターンと並行したライン形状を有するビットラインパッド保護膜パターンと、前記各ストレージノードパッドの上に形成され、前記ライン形状のビットラインパッド保護膜パターンの一部の両側部の少なくとも一方を覆うストレージノードと、を含み、前記ストレージノードは前記ストレージノードパッドと直接接触し、前記ビットラインパッドとは前記ビットラインパッド保護膜パターンによって電気的に絶縁されることを特徴とする。
【００３６】
そして望ましくは、各ワードラインパターンは順次に積層されたワードライン及びワードラインキャッピング膜パターンを含む。又、本発明は各ワードラインパターンの側壁の上に形成されたワードラインスペーサを含む。従って、ワードラインはワードラインキャッピング膜パターン及びワードラインスペーサによって囲まれる。
【００３７】
これに加えて、本発明は、ワードラインパターンの上部を横切るビットラインパターンを含む。ビットラインパターンは隣り合うストレージノードの間に介在される。ビットラインパターンは順次に積層されたビットライン及びビットラインキャッピング膜パターンを含む。
【００３８】
又、本発明はビットラインパターンの側壁の上に形成されたビットラインスペーサを含む。従って、ビットラインはビットラインスペーサによってストレージノードから電気的に絶縁される。ビットラインはビットラインパッド保護膜パターンを突き抜けるビットラインコンタクトホールを通じてビットラインパッドと電気的に連結される。
【００３９】
前述の他の目的を達成するために本発明は、ＤＲＡＭセルの製造方法を提供する。この方法は、半導体基板の所定領域に素子分離膜を形成して少なくとも１つの活性領域を限定する。活性領域の上部を横切る一対の並行したワードラインパターンを形成する。一対のワードラインパターンの間の活性領域の上にビットラインパッドを形成すると同時に、ビットラインパッドの両側の活性領域の上にストレージノードパッドを形成する。ビットラインパッドを覆い、ワードラインパターンと並行したビットラインパッド保護膜パターンを形成する。ストレージノードパッドはビットラインパッド保護膜パターンによって露出される。各ストレージノードパッドの上にストレージノードを形成する。ストレージノードはその下のストレージノードパッドと直接接触し、ビットラインパッドとはビットラインパッド保護膜パターンによって電気的に絶縁される。
【００４０】
すなわち、本発明のＤＲＡＭセルの製造方法は、半導体基板の所定領域に素子分離膜を形成して活性領域を限定する段階と、前記活性領域の上部を横切る１対のワードラインパターンを形成する段階と、前記各ワードラインパターンの両側に位置した活性領域に不純物を注入して、前記１対のワードラインパターンの間の活性領域に共通ドレイン領域を形成すると同時に、前記共通ドレインの両側にソース領域を形成する段階と、前記各ワードラインパターンの側壁にワードラインスペーサを形成する段階と、前記共通ドレイン領域の上にビットラインパッドを形成すると同時に、前記各ソース領域の上にストレージノードパッドを形成する段階と、前記ビットラインパッドを覆い、前記ワードラインパターンと並行したライン形状を有するビットラインパッド保護膜パターンを形成する段階と、を含み、前記各ストレージノードパッドの上に、前記ライン形状のビットラインパッド保護膜パターンの一部の両側部の少なくとも一方を覆い、前記各ストレージノードパッドと接触するストレージノードを形成し、前記各ストレージノードは前記ビットラインパッド保護膜パターンによって前記ビットラインパッドから電気的に絶縁されることを特徴とする。
【００４１】
本発明のＤＲＡＭセルの製造方法において、ビットラインパッド保護膜パターンは、ビットラインパッド及びストレージノードパッドが形成された結果物の全面にビットライン保護膜を蒸着し、ビットラインパッド保護膜をパターニングして形成する。ビットラインパッド保護膜はシリコン窒化膜で形成することが望ましい。
【００４２】
また、ストレージノードを形成する段階は、ビットラインパッド保護膜パターンが形成された半導体基板の上にワードラインパターンを横切る絶縁されたビットラインパターンを形成し、ビットラインパターンが形成された結果物の全面に下部犠牲膜を形成し、下部犠牲膜をパターニングして、ストレージノードパッドを露出させるストレージノードホールを形成し、ストレージノードホールの内部にストレージノードを形成することを含む。
【００４３】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されるものではなく、他の形態に実現されることもできる。図において、層及び領域の厚さは明確性のために誇張されたものである。又、層が他の層又は基板の“上”にあるということは、他の層又は基板の上に直接形成されることもでき、それらの間に第３の層が介在されることもできる。同一の構成要素は同一の参照番号で示す。
【００４４】
図１２は本発明によるＤＲＡＭセルアレイ領域の一部分を示す概略的な平面図である。又、図２１は図１２のＩＩＩ−ＩＩＩ’に従う断面図であり、図２２は図１２のＩＶ−ＩＶ’に従う断面図である。ここで、図２１及び図２２は本発明によるＤＲＡＭセル製造方法によって形成されたＤＲＡＭセルの構造を示す断面図である。
【００４５】
図１２、図２１及び図２２を参照すると、半導体基板５１の所定領域に素子分離膜５３が形成される。素子分離膜５３は２次元的に配列された複数の活性領域５３ａを限定する。
【００４６】
複数の活性領域５３ａを横切って複数の並行したワードラインパターン６０が配置される。各ワードラインパターン６０は順次に積層されたワードライン５７及びワードラインキャッピング膜パターン５９を含む。
【００４７】
各活性領域５３ａは一対のワードラインパターン６０と交差する。これによって、各活性領域５３ａは３つの部分に分けられる。一対のワードラインパターン６０の間の活性領域に共通ドレイン領域６１ｄが形成され、共通ドレイン領域６１ｄの両側に位置する活性領域５３ａにソース領域６１ｓが形成される。
【００４８】
ワードラインパターン６０の側壁の上にワードラインスペーサ６３が位置し、ワードラインパターン６０及び活性領域５３ａの間にはゲート絶縁膜５５が介在される。
【００４９】
共通ドレイン領域６１ｄ及びソース領域６１ｓは活性領域５３ａの一側に配置されたバー型のパッド隔離パターン６７によって選択的に露出される。ソース領域６１ｓの上にはストレージノードパッド７１ｓが位置し、共通ドレイン領域６１ｄの上にはビットラインパッド７１ｄが位置する。ここで、ビットラインパッド７１ｄは共通ドレイン領域６１ｄと隣接した素子分離膜５３の上部まで延長される。
【００５０】
ビットラインパッド７１ｄはワードライン５７と並行したビットラインパッド保護膜パターン７３によって覆われる。
【００５１】
複数の並行したビットラインパターン８３がワードライン５７を横切って配置される。各ビットラインパターン８３は順次に積層されたビットライン７９及びビットラインキャッピング膜パターン８１を含む。各ビットライン７９はビットラインパッド保護膜パターン７３を突き抜けるビットラインコンタクトホール７７を通じてビットライン７９と交差するビットラインパッド７１ｄと電気的に接続される。
【００５２】
ストレージノードパッド７１ｓの上にシリンダー型のストレージノード９３が位置する。
【００５３】
ストレージノード９３はストレージノードパッド７１ｓと直接接触する。ストレージノード９３はビットラインパッド保護膜パターン７３によってビットラインパッド７１ｄから電気的に絶縁される。
【００５４】
各ビットラインパターン８３はワードライン５７と並行した直線の上に位置したストレージノード９３の間に介在される。
【００５５】
ストレージノード９３はビットラインパターン８３の側壁に位置するビットラインスペーサ８５によってビットライン７９から電気的に絶縁される。ストレージノード９３の上に誘電体膜９７及びプレート電極９９が順次に積層される。
【００５６】
図１３、図１５、図１７、図１９及び図２１は図１２のＩＩＩ−ＩＩＩ’に従って本発明によるＤＲＡＭセルの製造方法を説明するための断面図であり、図１４、図１６、図１８、図２０及び図２２は図１２のＩＶ−ＩＶ’に従って本発明によるＤＲＡＭセルの製造方法を説明するための断面図である。
【００５７】
図１３及び図１４を参照すると、第１導電型を有する半導体基板５１の所定領域に素子分離膜５３を形成して２次元的に配列された複数の活性領域（図１２の５３ａ）を限定する。活性領域の上にゲート絶縁膜５５を形成する。ゲート絶縁膜５５が形成された結果物の全面の導電膜及びワードラインキャッピング膜を順次に形成する。導電膜はドーピングされたポリシリコン膜又は金属ポリサイド膜で形成する。
【００５８】
又、ワードラインキャッピング膜は層間絶縁膜として幅広く使用されるシリコン酸化膜に対してエッチング選択比を有する絶縁膜、例えば、シリコン窒化膜で形成することが望ましい。
【００５９】
ワードラインキャッピング膜及び導電膜を連続的にパターニングして、活性領域を横切る複数の並行したワードラインパターン６０を形成する。各ワードラインパターン６０は順次に積層されたワードライン５７及びワードラインキャッピング膜パターン５９を含む。
【００６０】
又、各活性領域は２つのワードラインパターン６０と交差する。
【００６１】
ワードラインパターン６０及び素子分離膜５３をイオン注入マスクとして使用して、半導体基板５１に第１導電型と反対される第２導電型の不純物イオンを注入して、各ワードラインパターン６０の両側に第２導電型の不純物領域６１ｄ、６１ｓを形成する。
【００６２】
第２導電型の不純物イオンはリンイオンであることが望ましく、１×１０12乃至１×１０14ｉｏｎ ａｔｏｍｓ／ｃｍ2の低ドーズで注入することが望ましい。
【００６３】
各活性領域の上部を横切る一対のワードラインパターン６０の間に形成された不純物領域６１ｄは共通ドレイン領域に該当する。又、共通ドレイン領域６１ｄの両側に形成された不純物領域６１ｓはソース領域に該当する。
【００６４】
共通ドレイン領域６１ｄ及びソース領域６１ｓを形成した後、ワードラインパターン６０の側壁の上に通常の方法を使用して、ワードラインスペーサ６３を形成する。
【００６５】
ワードラインスペーサ６３はワードラインキャッピング膜パターン５９と同一の物質膜で形成することが望ましい。
【００６６】
ワードラインスペーサ６３を含む半導体基板の全面にパッド絶縁膜６５、例えば、シリコン酸化膜を形成する。パッド絶縁膜６５の上にパッド隔離パターン（図１２の６７）を形成する。
【００６７】
パッド隔離パターン６７は図１２に示すように、活性領域の一側に形成される。パッド隔離パターン６７は通常の写真工程を使用して、フォトレジスト膜で形成する。
【００６８】
パッド隔離パターン６７をエッチングマスクとして使用して、パッド絶縁膜６５をエッチングして、共通ドレイン領域６１ｄを露出させるビットラインパッドコンタクトホール及びソース領域６１ｓを露出させるストレージノードパッドコンタクトホールを形成する。この時、ワードラインキャッピング膜パターン５９及びワードラインスペーサ６３はエッチング阻止膜の役割を果たす。ビットラインパッドコンタクトホールは共通ドレイン領域６１ｄだけでなく、これと隣接した素子分離膜５３を露出させる。
【００６９】
パッドコンタクトホールが形成された結果物の全面にパードコンタクトホールを充填する導電膜、例えば、ドーピングされたポリシリコン膜を形成する。ワードラインキャッピング膜パターン５９の上部面が露出される時まで導電膜を平坦化して、ビットラインパッドコンタクトホール及びストレージノードパッドコンタクトホールの内部に各々ビットラインパッド７１ｄ及びストレージノードパッド７１ｓを形成する。これによって、ビットラインパッド７１ｄは、図１２に示すように、共通ドレイン領域６１ｄだけでなく、これと隣接した素子分離膜５３を覆う。
【００７０】
図１５及び図１６を参照すると、ビットラインパッド７１ｄ及びストレージノードパッド７１ｓを含む半導体基板の全面にビットラインパッド保護膜を形成する。ビットラインパッド保護膜はシリコン酸化膜に対してエッチング選択比を有する絶縁体膜、例えば、シリコン窒化膜で形成することが望ましい。
【００７１】
次に、ビットラインパッド保護膜をパターニングして、ビットラインパッド７１ｄを覆い、ワードラインパターン６０と並行したビットライン保護膜パターン７３を形成する。ビットラインパッド保護膜パターン７３を含む半導体基板の全面にビットライン絶縁膜７５を形成する。ビットライン絶縁膜７５はシリコン酸化膜で形成することが望ましい。
【００７２】
ビットライン絶縁膜及びビットラインパッド保護膜パターン７３を連続的にパターニングして、ビットラインパッド７１ｄを露出させるビットラインコンタクトホール（図１２の７７）を形成する。ビットラインコンタクトホールが形成された結果物の全面にビットラインコンタクトホールを充填する導電膜及びビットラインキャッピング膜を順次に形成する。
【００７３】
ビットラインキャッピング膜及び導電膜をパターニングして、ワードラインパターン６０を横切り、ビットラインコンタクトホールを覆う複数の並行したビットラインパターン８３を形成する。
【００７４】
各ビットラインパターン８３は順次に積層されたビットライン７９及びビットラインキャッピング膜パターン８１を含む。
【００７５】
ビットライン７９はタングステン膜又はタングステンポリサイド膜のような導電膜で形成し、ビットラインキャッピング膜パターン８１はシリコン酸化膜に対してエッチング選択比を有する絶縁体膜、例えば、シリコン窒化膜で形成する。
【００７６】
ビットラインパターン８３の側壁の上にビットラインスペーサ８５を形成する。ビットラインスペーサ８５もシリコン酸化膜に対してエッチング選択比を有する絶縁体膜、例えば、シリコン窒化膜で形成する。
【００７７】
図１７及び図１８を参照すると、ビットラインパターン８３及びビットラインスペーサ８５を含む半導体基板の全面に下部犠牲膜９０を形成する。下部犠牲膜９０は下部犠牲絶縁膜８７及び化学機械的研磨阻止膜８９を順次に積層して形成することが望ましい。下部犠牲絶縁膜はシリコン酸化膜で形成することが望ましく、化学機械的研磨阻止膜８９はシリコン窒化膜で形成することが望ましい。
【００７８】
下部犠牲膜９０及びビットライン絶縁膜７５を連続的にパターニングして、ストレージノードパッド７１ｓを露出させるストレージノードホール９１を形成する。この時、ビットラインパッド保護膜パターン７３、ビットラインキャッピング膜パターン８１及びビットラインスペーサ８５はエッチング阻止膜の役割を果たす。従って、ストレージノードホールを形成するための写真工程を実施する間、ビットラインパターン８３と並行した方向に沿って不整列が発生しても、ビットラインパッド保護膜パターン７３によってビットラインパッド７１ｄが露出されることを防止できる。
【００７９】
図１９及び図２０を参照すると、ストレージノードホール９１が形成された結果物の全面にコンフォーマルな導電膜、例えば、ドーピングされたポリシリコン膜を形成する。続いて、コンフォーマルな導電膜の上にストレージノードホールを完全に充填する上部犠牲膜を形成する。上部犠牲膜は下部犠牲絶縁膜８７と同一の膜で形成することが望ましい。化学機械的研磨阻止膜８９の上部面が露出される時まで、上部犠牲膜及び導電膜を連続的に平坦化して、ストレージノードホール９１の内部にシリンダー型のストレージノード９３を形成すると同時に、ストレージノード９３の内部に残存する上部犠牲膜パターン９５を形成する。
【００８０】
図２１及び図２２参照すると、化学機械的研磨阻止膜８９を除去する。続いて、下部犠牲絶縁膜８７、ビットライン絶縁膜７５及び上部犠牲膜パターン９５を除去して、ストレージノード９３の内壁及び外壁側を露出させる。続いて、ストレージノード９３の内壁及び外壁側が露出された結果物の全面に誘電体膜９７及びプレート電極９９を順次に形成する。
【００８１】
【発明の効果】
前述のように本発明によると、ストレージノードパッドの上に形成されたストレージノードはストレージノードパッドと直接接触すると共にビットラインパッド保護膜パターンによってビットラインパッドから電気的に絶縁される。従って、従来技術に比べてストレージノードのコンタクト抵抗を減少させ得る。
【図面の簡単な説明】
【図１】 従来のＤＲＡＭセルアレイ領域の一部分を示す平面図である。
【図２】 図１のＩ−Ｉ’に従って従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【図３】 図１のＩＩ−ＩＩ’に従って従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【図４】 図１のＩ−Ｉ’に従って従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【図５】 図１のＩＩ−ＩＩ’に従って従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【図６】 図１のＩ−Ｉ’に従って従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【図７】 図１のＩＩ−ＩＩ’に従って従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【図８】 図１のＩ−Ｉ’に従って従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【図９】 図１のＩＩ−ＩＩ’に従って従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【図１０】 図１のＩ−Ｉ’に従って従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【図１１】 図１のＩＩ−ＩＩ’に従って従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【図１２】 本発明によるＤＲＡＭセルアレイ領域の一部分を示す平面図である。
【図１３】 図１２のＩＩＩ−ＩＩＩ’に従って本発明によるＤＲＡＭセルを製造する方法を説明するための断面図である。
【図１４】 図１２のＩＶ−ＩＶ’に従って本発明によるＤＲＡＭセルを製造する方法を説明するための断面図である。
【図１５】 図１２のＩＩＩ−ＩＩＩ’に従って本発明によるＤＲＡＭセルを製造する方法を説明するための断面図である。
【図１６】 図１２のＩＶ−ＩＶ’に従って本発明によるＤＲＡＭセルを製造する方法を説明するための断面図である。
【図１７】 図１２のＩＩＩ−ＩＩＩ’に従って本発明によるＤＲＡＭセルを製造する方法を説明するための断面図である。
【図１８】 図１２のＩＶ−ＩＶ’に従って本発明によるＤＲＡＭセルを製造する方法を説明するための断面図である。
【図１９】 図１２のＩＩＩ−ＩＩＩ’に従って本発明によるＤＲＡＭセルを製造する方法を説明するための断面図である。
【図２０】 図１２のＩＶ−ＩＶ’に従って本発明によるＤＲＡＭセルを製造する方法を説明するための断面図である。
【図２１】 図１２のＩＩＩ−ＩＩＩ’に従って本発明によるＤＲＡＭセルを製造する方法を説明するための断面図である。
【図２２】 図１２のＩＶ−ＩＶ’に従って本発明によるＤＲＡＭセルを製造する方法を説明するための断面図である。
【符号の説明】
１、５１ 半導体基板
３ａ、５３ａ 活性領域
３、５３ 素子分離膜
５、５５ ゲート酸化膜
７、５７ ワードライン
９、５９ ワードラインキャッピング膜パターン
１０、６０ ワードラインパターン
１１ｓ、６１ｓ不純物領域（ソース領域）
１１ｄ、６１ｄ 不純物領域（ドレイン領域）
１３、６３ ワードラインスペーサ
１５、６５ パッド絶縁膜
１７、６７ パッド隔離パターン
１９ｓ ストレージノードパッドコンタクトホール
１９ｄ ビットラインパッドコンタクトホール
２１ｓ、７１ｓ ストレージノードパッド
２１ｄ、７１ｄ ビットラインパッド
２３、７５ ビットライン絶縁膜
２５、７７ ビットラインコンタクトホール
２７、７９ ビットライン
２９、８１ ビットラインキャッピング膜パターン
３０、８３ ビットラインパターン
３１、８５ ビットラインスペーサ
３３ 層間絶縁膜
３５ｓ ストレージノードプラグ
３７ エッチング阻止膜
３９、８７ 下部犠牲絶縁膜
４１、９３ ストレージノード
４３、９５ 上部犠牲絶縁膜パターン
７３ ビットラインパッド保護膜パターン
８９ 化学機械的研磨阻止膜
９０ 下部犠牲膜
９１ ストレージノードホール
９５ 上部犠牲膜パターン
９７ 誘電体膜
９９ プレート電極
【発明の属する技術分野】
本発明は、半導体素子及びその製造方法にかかり、より詳細には、ＤＲＡＭセル及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体素子の集積度の増加に従って、配線幅及びそれらの間隔が減少しつつある。これに従って、自己整列コンタクト技術が高集積半導体素子を製造するのに幅広く使用されている。特に、高集積ＤＲＡＭセルを製造するのにおいて、セルトランジスタの共通ドレイン領域及びソース領域の上に各々自己整列コンタクト技術を使用して、ビットラインパッド及びストレージノードパッドを形成し、ストレージノードパッドの上にストレージノードコンタクトプラグ及びストレージノードを順次に形成する製造方法が幅広く使用されている。
【０００３】
図１は、従来のＤＲＡＭセルアレイ領域の一部分を示す平面図である。
【０００４】
図１を参照すると、素子分離膜によって限定された複数の活性領域３ａが半導体基板に２次元的に配列される。
【０００５】
活性領域３ａを横切って、複数のワードライン７が並行に配置される。ここで、各活性領域３ａは２つのワードライン７と交差する。従って、各活性領域３ａは２つのワードライン７によって３つの領域に分けられる。
【０００６】
２つのワードライン７の間の活性領域３ａは共通ドレイン領域に該当し、共通ドレイン領域の両側に位置した活性領域はソース領域に該当する。
【０００７】
共通ドレイン領域及びソース領域は各活性領域３ａの一側に配置されたパッド隔離パターン１７によって選択的に露出される。
【０００８】
各ソース領域の上にはストレージノードパッド２１ｓが位置し、共通ドレイン領域の上にはビットラインパッド２１ｄが位置する。ここで、ビットラインパッド２１ｄは共通ドレイン領域に隣接した素子分離膜の上部まで延長される、複数の並行したビットライン２７がワードライン７を横切って配置される。
【０００９】
各ビットライン２７はこれと交差するビットラインパッド２１ｄとビットラインコンタクトホール２５とを通じて電気的に接続される。
【００１０】
図２、図４、図６、図８及び図１０は、図１のＩ−Ｉ’に従って、従来のＤＲＡＭセルを製造する方法を説明するための断面図であり、図３、図５、図７、図９及び図１１は、図１のＩＩ−ＩＩ’に従って、従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【００１１】
図２及び図３を参照すると、半導体基板１の所定領域に素子分離膜３を形成して複数の活性領域（図１の３ａ）を限定する。活性領域の上にゲート酸化膜５を形成する。ゲート酸化膜５が形成された結果物の上に活性領域を横切る複数の並行したワードラインパターン１０を形成する。各ワードラインパターン１０は順次に積層されたワードライン７及びワードラインキャッピング膜パターン９を含む。
【００１２】
ワードラインパターン１０及び素子分離膜３をイオン注入マスクとして使用して、活性領域に不純物イオンを注入して、不純物領域１１ｄ（ドレイン領域）、１１ｓ（ソース領域）を形成する。ここで、各活性領域を横切る１対のワードラインパターン１０の間の活性領域に形成された不純物領域１１ｄはＤＲＡＭセルトランジスタの共通ドレイン領域に該当する。又、共通ドレイン領域１１ｄの両側に形成された不純物領域１１ｓはＤＲＡＭセルトランジスタのソース領域に該当する。ワードラインパターン１０の側壁にワードラインスペーサ１３を形成する。ワードラインスペーサ１３を有する半導体基板の全面にパッド絶縁膜１５を形成する。
【００１３】
図４及び図５を参照すると、パッド絶縁膜１５の上にパッド隔離パターン１７を形成する。パッド隔離パターン１７はフォトレジスト膜を写真工程によってパターニングして形成する。
【００１４】
パッド隔離パターン１７をエッチングマスクとして使用して、パッド絶縁膜１５をエッチングして共通ドレイン領域１１ｄを露出させるビットラインパッドコンタクトホール１９ｄ及びソース領域１１ｓを露出させるストレージノードパッドコンタクトホール１９ｓを形成する。この時、ビットラインパッドコンタクトホール１９ｄは共通ドレイン領域１１ｄだけでなく、これに隣接した素子分離膜３を露出させる。
【００１５】
図６及び図７を参照すると、パッド隔離パターン１７を除去する。パッド隔離パターン１７が除去された結果物の全面にドーピングされたポリシリコン膜を形成する。
【００１６】
ワードラインキャッピング膜パターン９が露出される時まで、ポリシリコン膜を平坦化して、ビットラインパッドコンタクトホール１９ｄ及びストレージノードパッドコンタクトホール１９ｓの内部に各々ビットラインパッド２１ｄ及びストレージノードパッド２１ｓを形成する。
【００１７】
ビットラインパッド２１ｄ及びストレージノードパッド２１ｓを含む半導体基板の全面にビットライン絶縁膜２３を形成する。
【００１８】
ビットライン絶縁膜２３をパターニングして、ビットラインパッド２１ｄを露出させるビットラインコンタクトホール（図１の２５）形成する。
【００１９】
ビットラインコンタクトホール２５を形成した後、その結果物である半導体基板の全面にビットラインコンタクトホール２５を充填する導電膜及びビットラインキャッピング膜を順次に形成する。
【００２０】
ビットラインキャッピング膜及び導電膜を連続的にパターニングして、ワードラインパターン１０を横切る複数の並行したビットラインパターン３０を形成する。
【００２１】
各ビットラインパターン３０は順次に積層されたビットライン２７及びビットラインキャッピング膜パターン２９を含む。又、各ビットラインはビットラインコンタクトホール２５を通じてビットラインパッド２１ｄと電気的に接続される。
【００２２】
ビットラインパターン３０の側壁にビットラインスペーサ３１を形成する。
【００２３】
ビットラインスペーサ３１を含む半導体基板の全面に層間絶縁膜３３を形成する。
【００２４】
図８及び図９を参照すると、層間絶縁膜３３及びビットライン絶縁膜２３を連続的にパターニングして、ストレージノードパッド２１ｓを露出させるストレージノードプラグコンタクトホールを形成する。この時、ビットラインキャッピング膜パターン２９及びビットラインスペーサ３１はエッチング阻止膜の役割を果たす。従って、ワードラインパターン１０と並行したストレージノードプラグコンタクトホールの幅はビットラインパターン３０の間の間隔によって決定される。
【００２５】
これに対して、ワードラインパターン１０に垂直したストレージノードプラグコンタクトホールの幅Ｗは、図８に示すように、制約を受ける。即ち、ストレージノードパッド２１ｓと隣接したビットラインパッド２１ｄはストレージノードコンタクトホールによって露出されないようにするべきである。従って、ストレージノードプラグコンタクトホールの側壁はビットラインパッド２１ｄと一定距離ｄほど離隔されなければならない。結果的に、ストレージノードプラグコンタクトホールの断面積を最大化するのに制約がある。
【００２６】
ストレージノードプラグコンタクトホールを有する半導体基板の全面にストレージノードプラグコンタクトホールを充填する導電膜を形成する。ビットラインキャッピング膜パターン２９が露出される時まで、導電膜を平坦化してストレージノードプラグコンタクトホールの内部にストレージノードプラグ３５ｓを形成する。
【００２７】
図１０及び図１１を参照すると、ストレージノードプラグ３５ｓを含む半導体基板の全面にエッチング阻止膜３７及び下部犠牲絶縁膜３９を順次に形成する。
【００２８】
エッチング阻止膜３７は下部犠牲絶縁膜３９及び層間絶縁膜３３に対してエッチング選択比を有する物質膜で形成する。
【００２９】
下部犠牲絶縁膜３９及びエッチング阻止膜３７を順次にパターニングして、ストレージノードプラグ３５ｓを露出させるストレージノードホールを形成する。
【００３０】
ストレージノードホールが形成された半導体基板の全面にコンフォーマルな導電膜、即ち、コンフォーマルなドーピングされたポリシリコン膜を形成する。続いて、コンフォーマルな導電膜の上にストレージノードホールを充填する上部犠牲絶縁膜を形成する。下部犠牲絶縁膜３９の上部面が露出される時まで、上部犠牲絶縁膜及びコンフォーマルな導電膜を連続的に平坦化する。これによって、ストレージノードホールの内部にシリンダー型のストレージノード４１が形成され、ストレージノード４１の内部に上部犠牲絶縁膜パターン４３が残存する。
【００３１】
前述のように従来のＤＲＡＭセル製造方法によると、製造工程が複雑であることだけでなく、ストレージノード及びソース領域の間にストレージノードパッド及びストレージノードプラグが介在される。従って、ストレージノード及びソース領域の間のコンタクト抵抗を減少させる共に、製造工程を単純化することが要求される。
【００３２】
【発明が解決しようとする課題】
本発明は、製造工程の単純化とストレージノードの低コンタクト抵抗を得ることができるＤＲＡＭセルを提供することを目的とする。
【００３３】
本発明は、製造工程の単純化と共にストレージノードのコンタクト抵抗を減少させ得るＤＲＡＭセルの製造方法を提供することを他の目的とする。
【００３４】
【課題を解決するための手段】
前述の目的を達成するために本発明はＤＲＡＭセルを提供する。このＤＲＡＭセルは、半導体基板の所定領域に形成された素子分離膜及び素子分離膜によって限定された少なくとも１つの活性領域を含む。活性領域の上部を横切って一対の並行したワードラインパターンが配置される。一対の並行したワードラインパターンの間の活性領域の上にビットラインパッドが位置し、ビットラインパッドの両側の活性領域の上にストレージノードパッドが位置する。ビットラインパッドはビットラインパッド保護膜パターンによって覆われる。ビットラインパッド保護膜パターンはワードラインパターンと並行であり、ストレージノードパッドを露出させる。各ストレージノードパッドの上にストレージノードが配置される。ストレージノードはストレージノードパッドと直接接触し、ビットラインパッドとはビットラインパッド保護膜パターンによって電気的に絶縁される。
【００３５】
すなわち、本発明のＤＲＡＭセルは、半導体基板の所定領域に形成されて活性領域を限定する素子分離膜と、前記活性領域の上部を横切る一対のワードラインパターンと、前記各ワードラインパターンの両側に位置した活性領域に形成された不純物領域であり、前記一対のワードラインパターンの間の活性領域に形成された共通ドレイン領域と、前記各ワードラインパターンの両側に位置した活性領域に形成された不純物領域であり、前記共通ドレイン領域の両側に形成されたソース領域と、前記各ワードラインパターンの側壁に形成されたワードラインスペーサと、前記共通ドレイン領域の上に形成されたビットラインパッドと、前記各ソースライン領域の上に形成されたストレージノードパッドと、前記ビットラインパッドを覆い、前記ワードラインパターンと並行したライン形状を有するビットラインパッド保護膜パターンと、前記各ストレージノードパッドの上に形成され、前記ライン形状のビットラインパッド保護膜パターンの一部の両側部の少なくとも一方を覆うストレージノードと、を含み、前記ストレージノードは前記ストレージノードパッドと直接接触し、前記ビットラインパッドとは前記ビットラインパッド保護膜パターンによって電気的に絶縁されることを特徴とする。
【００３６】
そして望ましくは、各ワードラインパターンは順次に積層されたワードライン及びワードラインキャッピング膜パターンを含む。又、本発明は各ワードラインパターンの側壁の上に形成されたワードラインスペーサを含む。従って、ワードラインはワードラインキャッピング膜パターン及びワードラインスペーサによって囲まれる。
【００３７】
これに加えて、本発明は、ワードラインパターンの上部を横切るビットラインパターンを含む。ビットラインパターンは隣り合うストレージノードの間に介在される。ビットラインパターンは順次に積層されたビットライン及びビットラインキャッピング膜パターンを含む。
【００３８】
又、本発明はビットラインパターンの側壁の上に形成されたビットラインスペーサを含む。従って、ビットラインはビットラインスペーサによってストレージノードから電気的に絶縁される。ビットラインはビットラインパッド保護膜パターンを突き抜けるビットラインコンタクトホールを通じてビットラインパッドと電気的に連結される。
【００３９】
前述の他の目的を達成するために本発明は、ＤＲＡＭセルの製造方法を提供する。この方法は、半導体基板の所定領域に素子分離膜を形成して少なくとも１つの活性領域を限定する。活性領域の上部を横切る一対の並行したワードラインパターンを形成する。一対のワードラインパターンの間の活性領域の上にビットラインパッドを形成すると同時に、ビットラインパッドの両側の活性領域の上にストレージノードパッドを形成する。ビットラインパッドを覆い、ワードラインパターンと並行したビットラインパッド保護膜パターンを形成する。ストレージノードパッドはビットラインパッド保護膜パターンによって露出される。各ストレージノードパッドの上にストレージノードを形成する。ストレージノードはその下のストレージノードパッドと直接接触し、ビットラインパッドとはビットラインパッド保護膜パターンによって電気的に絶縁される。
【００４０】
すなわち、本発明のＤＲＡＭセルの製造方法は、半導体基板の所定領域に素子分離膜を形成して活性領域を限定する段階と、前記活性領域の上部を横切る１対のワードラインパターンを形成する段階と、前記各ワードラインパターンの両側に位置した活性領域に不純物を注入して、前記１対のワードラインパターンの間の活性領域に共通ドレイン領域を形成すると同時に、前記共通ドレインの両側にソース領域を形成する段階と、前記各ワードラインパターンの側壁にワードラインスペーサを形成する段階と、前記共通ドレイン領域の上にビットラインパッドを形成すると同時に、前記各ソース領域の上にストレージノードパッドを形成する段階と、前記ビットラインパッドを覆い、前記ワードラインパターンと並行したライン形状を有するビットラインパッド保護膜パターンを形成する段階と、を含み、前記各ストレージノードパッドの上に、前記ライン形状のビットラインパッド保護膜パターンの一部の両側部の少なくとも一方を覆い、前記各ストレージノードパッドと接触するストレージノードを形成し、前記各ストレージノードは前記ビットラインパッド保護膜パターンによって前記ビットラインパッドから電気的に絶縁されることを特徴とする。
【００４１】
本発明のＤＲＡＭセルの製造方法において、ビットラインパッド保護膜パターンは、ビットラインパッド及びストレージノードパッドが形成された結果物の全面にビットライン保護膜を蒸着し、ビットラインパッド保護膜をパターニングして形成する。ビットラインパッド保護膜はシリコン窒化膜で形成することが望ましい。
【００４２】
また、ストレージノードを形成する段階は、ビットラインパッド保護膜パターンが形成された半導体基板の上にワードラインパターンを横切る絶縁されたビットラインパターンを形成し、ビットラインパターンが形成された結果物の全面に下部犠牲膜を形成し、下部犠牲膜をパターニングして、ストレージノードパッドを露出させるストレージノードホールを形成し、ストレージノードホールの内部にストレージノードを形成することを含む。
【００４３】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されるものではなく、他の形態に実現されることもできる。図において、層及び領域の厚さは明確性のために誇張されたものである。又、層が他の層又は基板の“上”にあるということは、他の層又は基板の上に直接形成されることもでき、それらの間に第３の層が介在されることもできる。同一の構成要素は同一の参照番号で示す。
【００４４】
図１２は本発明によるＤＲＡＭセルアレイ領域の一部分を示す概略的な平面図である。又、図２１は図１２のＩＩＩ−ＩＩＩ’に従う断面図であり、図２２は図１２のＩＶ−ＩＶ’に従う断面図である。ここで、図２１及び図２２は本発明によるＤＲＡＭセル製造方法によって形成されたＤＲＡＭセルの構造を示す断面図である。
【００４５】
図１２、図２１及び図２２を参照すると、半導体基板５１の所定領域に素子分離膜５３が形成される。素子分離膜５３は２次元的に配列された複数の活性領域５３ａを限定する。
【００４６】
複数の活性領域５３ａを横切って複数の並行したワードラインパターン６０が配置される。各ワードラインパターン６０は順次に積層されたワードライン５７及びワードラインキャッピング膜パターン５９を含む。
【００４７】
各活性領域５３ａは一対のワードラインパターン６０と交差する。これによって、各活性領域５３ａは３つの部分に分けられる。一対のワードラインパターン６０の間の活性領域に共通ドレイン領域６１ｄが形成され、共通ドレイン領域６１ｄの両側に位置する活性領域５３ａにソース領域６１ｓが形成される。
【００４８】
ワードラインパターン６０の側壁の上にワードラインスペーサ６３が位置し、ワードラインパターン６０及び活性領域５３ａの間にはゲート絶縁膜５５が介在される。
【００４９】
共通ドレイン領域６１ｄ及びソース領域６１ｓは活性領域５３ａの一側に配置されたバー型のパッド隔離パターン６７によって選択的に露出される。ソース領域６１ｓの上にはストレージノードパッド７１ｓが位置し、共通ドレイン領域６１ｄの上にはビットラインパッド７１ｄが位置する。ここで、ビットラインパッド７１ｄは共通ドレイン領域６１ｄと隣接した素子分離膜５３の上部まで延長される。
【００５０】
ビットラインパッド７１ｄはワードライン５７と並行したビットラインパッド保護膜パターン７３によって覆われる。
【００５１】
複数の並行したビットラインパターン８３がワードライン５７を横切って配置される。各ビットラインパターン８３は順次に積層されたビットライン７９及びビットラインキャッピング膜パターン８１を含む。各ビットライン７９はビットラインパッド保護膜パターン７３を突き抜けるビットラインコンタクトホール７７を通じてビットライン７９と交差するビットラインパッド７１ｄと電気的に接続される。
【００５２】
ストレージノードパッド７１ｓの上にシリンダー型のストレージノード９３が位置する。
【００５３】
ストレージノード９３はストレージノードパッド７１ｓと直接接触する。ストレージノード９３はビットラインパッド保護膜パターン７３によってビットラインパッド７１ｄから電気的に絶縁される。
【００５４】
各ビットラインパターン８３はワードライン５７と並行した直線の上に位置したストレージノード９３の間に介在される。
【００５５】
ストレージノード９３はビットラインパターン８３の側壁に位置するビットラインスペーサ８５によってビットライン７９から電気的に絶縁される。ストレージノード９３の上に誘電体膜９７及びプレート電極９９が順次に積層される。
【００５６】
図１３、図１５、図１７、図１９及び図２１は図１２のＩＩＩ−ＩＩＩ’に従って本発明によるＤＲＡＭセルの製造方法を説明するための断面図であり、図１４、図１６、図１８、図２０及び図２２は図１２のＩＶ−ＩＶ’に従って本発明によるＤＲＡＭセルの製造方法を説明するための断面図である。
【００５７】
図１３及び図１４を参照すると、第１導電型を有する半導体基板５１の所定領域に素子分離膜５３を形成して２次元的に配列された複数の活性領域（図１２の５３ａ）を限定する。活性領域の上にゲート絶縁膜５５を形成する。ゲート絶縁膜５５が形成された結果物の全面の導電膜及びワードラインキャッピング膜を順次に形成する。導電膜はドーピングされたポリシリコン膜又は金属ポリサイド膜で形成する。
【００５８】
又、ワードラインキャッピング膜は層間絶縁膜として幅広く使用されるシリコン酸化膜に対してエッチング選択比を有する絶縁膜、例えば、シリコン窒化膜で形成することが望ましい。
【００５９】
ワードラインキャッピング膜及び導電膜を連続的にパターニングして、活性領域を横切る複数の並行したワードラインパターン６０を形成する。各ワードラインパターン６０は順次に積層されたワードライン５７及びワードラインキャッピング膜パターン５９を含む。
【００６０】
又、各活性領域は２つのワードラインパターン６０と交差する。
【００６１】
ワードラインパターン６０及び素子分離膜５３をイオン注入マスクとして使用して、半導体基板５１に第１導電型と反対される第２導電型の不純物イオンを注入して、各ワードラインパターン６０の両側に第２導電型の不純物領域６１ｄ、６１ｓを形成する。
【００６２】
第２導電型の不純物イオンはリンイオンであることが望ましく、１×１０12乃至１×１０14ｉｏｎ ａｔｏｍｓ／ｃｍ2の低ドーズで注入することが望ましい。
【００６３】
各活性領域の上部を横切る一対のワードラインパターン６０の間に形成された不純物領域６１ｄは共通ドレイン領域に該当する。又、共通ドレイン領域６１ｄの両側に形成された不純物領域６１ｓはソース領域に該当する。
【００６４】
共通ドレイン領域６１ｄ及びソース領域６１ｓを形成した後、ワードラインパターン６０の側壁の上に通常の方法を使用して、ワードラインスペーサ６３を形成する。
【００６５】
ワードラインスペーサ６３はワードラインキャッピング膜パターン５９と同一の物質膜で形成することが望ましい。
【００６６】
ワードラインスペーサ６３を含む半導体基板の全面にパッド絶縁膜６５、例えば、シリコン酸化膜を形成する。パッド絶縁膜６５の上にパッド隔離パターン（図１２の６７）を形成する。
【００６７】
パッド隔離パターン６７は図１２に示すように、活性領域の一側に形成される。パッド隔離パターン６７は通常の写真工程を使用して、フォトレジスト膜で形成する。
【００６８】
パッド隔離パターン６７をエッチングマスクとして使用して、パッド絶縁膜６５をエッチングして、共通ドレイン領域６１ｄを露出させるビットラインパッドコンタクトホール及びソース領域６１ｓを露出させるストレージノードパッドコンタクトホールを形成する。この時、ワードラインキャッピング膜パターン５９及びワードラインスペーサ６３はエッチング阻止膜の役割を果たす。ビットラインパッドコンタクトホールは共通ドレイン領域６１ｄだけでなく、これと隣接した素子分離膜５３を露出させる。
【００６９】
パッドコンタクトホールが形成された結果物の全面にパードコンタクトホールを充填する導電膜、例えば、ドーピングされたポリシリコン膜を形成する。ワードラインキャッピング膜パターン５９の上部面が露出される時まで導電膜を平坦化して、ビットラインパッドコンタクトホール及びストレージノードパッドコンタクトホールの内部に各々ビットラインパッド７１ｄ及びストレージノードパッド７１ｓを形成する。これによって、ビットラインパッド７１ｄは、図１２に示すように、共通ドレイン領域６１ｄだけでなく、これと隣接した素子分離膜５３を覆う。
【００７０】
図１５及び図１６を参照すると、ビットラインパッド７１ｄ及びストレージノードパッド７１ｓを含む半導体基板の全面にビットラインパッド保護膜を形成する。ビットラインパッド保護膜はシリコン酸化膜に対してエッチング選択比を有する絶縁体膜、例えば、シリコン窒化膜で形成することが望ましい。
【００７１】
次に、ビットラインパッド保護膜をパターニングして、ビットラインパッド７１ｄを覆い、ワードラインパターン６０と並行したビットライン保護膜パターン７３を形成する。ビットラインパッド保護膜パターン７３を含む半導体基板の全面にビットライン絶縁膜７５を形成する。ビットライン絶縁膜７５はシリコン酸化膜で形成することが望ましい。
【００７２】
ビットライン絶縁膜及びビットラインパッド保護膜パターン７３を連続的にパターニングして、ビットラインパッド７１ｄを露出させるビットラインコンタクトホール（図１２の７７）を形成する。ビットラインコンタクトホールが形成された結果物の全面にビットラインコンタクトホールを充填する導電膜及びビットラインキャッピング膜を順次に形成する。
【００７３】
ビットラインキャッピング膜及び導電膜をパターニングして、ワードラインパターン６０を横切り、ビットラインコンタクトホールを覆う複数の並行したビットラインパターン８３を形成する。
【００７４】
各ビットラインパターン８３は順次に積層されたビットライン７９及びビットラインキャッピング膜パターン８１を含む。
【００７５】
ビットライン７９はタングステン膜又はタングステンポリサイド膜のような導電膜で形成し、ビットラインキャッピング膜パターン８１はシリコン酸化膜に対してエッチング選択比を有する絶縁体膜、例えば、シリコン窒化膜で形成する。
【００７６】
ビットラインパターン８３の側壁の上にビットラインスペーサ８５を形成する。ビットラインスペーサ８５もシリコン酸化膜に対してエッチング選択比を有する絶縁体膜、例えば、シリコン窒化膜で形成する。
【００７７】
図１７及び図１８を参照すると、ビットラインパターン８３及びビットラインスペーサ８５を含む半導体基板の全面に下部犠牲膜９０を形成する。下部犠牲膜９０は下部犠牲絶縁膜８７及び化学機械的研磨阻止膜８９を順次に積層して形成することが望ましい。下部犠牲絶縁膜はシリコン酸化膜で形成することが望ましく、化学機械的研磨阻止膜８９はシリコン窒化膜で形成することが望ましい。
【００７８】
下部犠牲膜９０及びビットライン絶縁膜７５を連続的にパターニングして、ストレージノードパッド７１ｓを露出させるストレージノードホール９１を形成する。この時、ビットラインパッド保護膜パターン７３、ビットラインキャッピング膜パターン８１及びビットラインスペーサ８５はエッチング阻止膜の役割を果たす。従って、ストレージノードホールを形成するための写真工程を実施する間、ビットラインパターン８３と並行した方向に沿って不整列が発生しても、ビットラインパッド保護膜パターン７３によってビットラインパッド７１ｄが露出されることを防止できる。
【００７９】
図１９及び図２０を参照すると、ストレージノードホール９１が形成された結果物の全面にコンフォーマルな導電膜、例えば、ドーピングされたポリシリコン膜を形成する。続いて、コンフォーマルな導電膜の上にストレージノードホールを完全に充填する上部犠牲膜を形成する。上部犠牲膜は下部犠牲絶縁膜８７と同一の膜で形成することが望ましい。化学機械的研磨阻止膜８９の上部面が露出される時まで、上部犠牲膜及び導電膜を連続的に平坦化して、ストレージノードホール９１の内部にシリンダー型のストレージノード９３を形成すると同時に、ストレージノード９３の内部に残存する上部犠牲膜パターン９５を形成する。
【００８０】
図２１及び図２２参照すると、化学機械的研磨阻止膜８９を除去する。続いて、下部犠牲絶縁膜８７、ビットライン絶縁膜７５及び上部犠牲膜パターン９５を除去して、ストレージノード９３の内壁及び外壁側を露出させる。続いて、ストレージノード９３の内壁及び外壁側が露出された結果物の全面に誘電体膜９７及びプレート電極９９を順次に形成する。
【００８１】
【発明の効果】
前述のように本発明によると、ストレージノードパッドの上に形成されたストレージノードはストレージノードパッドと直接接触すると共にビットラインパッド保護膜パターンによってビットラインパッドから電気的に絶縁される。従って、従来技術に比べてストレージノードのコンタクト抵抗を減少させ得る。
【図面の簡単な説明】
【図１】 従来のＤＲＡＭセルアレイ領域の一部分を示す平面図である。
【図２】 図１のＩ−Ｉ’に従って従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【図３】 図１のＩＩ−ＩＩ’に従って従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【図４】 図１のＩ−Ｉ’に従って従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【図５】 図１のＩＩ−ＩＩ’に従って従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【図６】 図１のＩ−Ｉ’に従って従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【図７】 図１のＩＩ−ＩＩ’に従って従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【図８】 図１のＩ−Ｉ’に従って従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【図９】 図１のＩＩ−ＩＩ’に従って従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【図１０】 図１のＩ−Ｉ’に従って従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【図１１】 図１のＩＩ−ＩＩ’に従って従来のＤＲＡＭセルを製造する方法を説明するための断面図である。
【図１２】 本発明によるＤＲＡＭセルアレイ領域の一部分を示す平面図である。
【図１３】 図１２のＩＩＩ−ＩＩＩ’に従って本発明によるＤＲＡＭセルを製造する方法を説明するための断面図である。
【図１４】 図１２のＩＶ−ＩＶ’に従って本発明によるＤＲＡＭセルを製造する方法を説明するための断面図である。
【図１５】 図１２のＩＩＩ−ＩＩＩ’に従って本発明によるＤＲＡＭセルを製造する方法を説明するための断面図である。
【図１６】 図１２のＩＶ−ＩＶ’に従って本発明によるＤＲＡＭセルを製造する方法を説明するための断面図である。
【図１７】 図１２のＩＩＩ−ＩＩＩ’に従って本発明によるＤＲＡＭセルを製造する方法を説明するための断面図である。
【図１８】 図１２のＩＶ−ＩＶ’に従って本発明によるＤＲＡＭセルを製造する方法を説明するための断面図である。
【図１９】 図１２のＩＩＩ−ＩＩＩ’に従って本発明によるＤＲＡＭセルを製造する方法を説明するための断面図である。
【図２０】 図１２のＩＶ−ＩＶ’に従って本発明によるＤＲＡＭセルを製造する方法を説明するための断面図である。
【図２１】 図１２のＩＩＩ−ＩＩＩ’に従って本発明によるＤＲＡＭセルを製造する方法を説明するための断面図である。
【図２２】 図１２のＩＶ−ＩＶ’に従って本発明によるＤＲＡＭセルを製造する方法を説明するための断面図である。
【符号の説明】
１、５１ 半導体基板
３ａ、５３ａ 活性領域
３、５３ 素子分離膜
５、５５ ゲート酸化膜
７、５７ ワードライン
９、５９ ワードラインキャッピング膜パターン
１０、６０ ワードラインパターン
１１ｓ、６１ｓ不純物領域（ソース領域）
１１ｄ、６１ｄ 不純物領域（ドレイン領域）
１３、６３ ワードラインスペーサ
１５、６５ パッド絶縁膜
１７、６７ パッド隔離パターン
１９ｓ ストレージノードパッドコンタクトホール
１９ｄ ビットラインパッドコンタクトホール
２１ｓ、７１ｓ ストレージノードパッド
２１ｄ、７１ｄ ビットラインパッド
２３、７５ ビットライン絶縁膜
２５、７７ ビットラインコンタクトホール
２７、７９ ビットライン
２９、８１ ビットラインキャッピング膜パターン
３０、８３ ビットラインパターン
３１、８５ ビットラインスペーサ
３３ 層間絶縁膜
３５ｓ ストレージノードプラグ
３７ エッチング阻止膜
３９、８７ 下部犠牲絶縁膜
４１、９３ ストレージノード
４３、９５ 上部犠牲絶縁膜パターン
７３ ビットラインパッド保護膜パターン
８９ 化学機械的研磨阻止膜
９０ 下部犠牲膜
９１ ストレージノードホール
９５ 上部犠牲膜パターン
９７ 誘電体膜
９９ プレート電極
Claims (16)
- 半導体基板の所定領域に形成されて活性領域を限定する素子分離膜と、
前記活性領域の上部を横切る一対のワードラインパターンと、
前記各ワードラインパターンの両側に位置した活性領域に形成された不純物領域であり、前記一対のワードラインパターンの間の活性領域に形成された共通ドレイン領域と、
前記各ワードラインパターンの両側に位置した活性領域に形成された不純物領域であり、前記共通ドレイン領域の両側に形成されたソース領域と、
前記各ワードラインパターンの側壁に形成されたワードラインスペーサと、
前記共通ドレイン領域の上に形成されたビットラインパッドと、
前記各ソースライン領域の上に形成されたストレージノードパッドと、
前記ビットラインパッドを覆い、前記ワードラインパターンと並行したライン形状を有するビットラインパッド保護膜パターンと、
前記各ストレージノードパッドの上に形成され、前記ライン形状のビットラインパッド保護膜パターンの一部の両側部の少なくとも一方を覆うストレージノードと、を含み、
前記ストレージノードは前記ストレージノードパッドと直接接触し、前記ビットラインパッドとは前記ビットラインパッド保護膜パターンによって電気的に絶縁されることを特徴とするＤＲＡＭセル。 - 前記各ワードラインパターンは順次に積層されたワードライン及びワードラインキャッピング膜パターンを含むことを特徴とする請求項１に記載のＤＲＡＭセル。
- 前記ワードラインパターンと並行した直線の上に位置した前記ストレージノードの間に介在されたビットラインパターンを含み、前記ビットラインパターンは前記ワードラインパターンの上部を横切ることを特徴とする請求項１に記載のＤＲＡＭセル。
- 前記ビットラインパターンは順次に積層されたビットライン及びビットラインキャッピング膜パターンを含むことを特徴とする請求項３に記載のＤＲＡＭセル。
- 前記ビットラインパターンの側壁に形成されたビットラインスペーサを含むことを特徴とする請求項３に記載のＤＲＡＭセル。
- 前記ビットラインは前記ビットラインパッド保護膜パターンを突き抜けるビットラインコンタクトホールを通じて前記ビットラインパッドと電気的に連結されることを特徴とする請求項４に記載のＤＲＡＭセル。
- 前記ストレージノードの上に順次に積層された誘電体膜及びプレート電極を含むことを特徴とする請求項１に記載のＤＲＡＭセル。
- 前記ストレージノードはシリンダー形態を有することを特徴とする請求項１に記載のＤＲＡＭセル。
- 半導体基板の所定領域に素子分離膜を形成して活性領域を限定する段階と、
前記活性領域の上部を横切る一対のワードラインパターンを形成する段階と、
前記各ワードラインパターンの両側に位置した活性領域に不純物を注入して、前記１対のワードラインパターンの間の活性領域に共通ドレイン領域を形成すると同時に、前記共通ドレインの両側にソース領域を形成する段階と、
前記各ワードラインパターンの側壁にワードラインスペーサを形成する段階と、
前記共通ドレイン領域の上にビットラインパッドを形成すると同時に、前記各ソース領域の上にストレージノードパッドを形成する段階と、
前記ビットラインパッドを覆い、前記ワードラインパターンと並行したライン形状を有するビットラインパッド保護膜パターンを形成する段階と、を含み、
前記各ストレージノードパッドの上に、前記ライン形状のビットラインパッド保護膜パターンの一部の両側部の少なくとも一方を覆い、前記各ストレージノードパッドと接触するストレージノードを形成し、前記各ストレージノードは前記ビットラインパッド保護膜パターンによって前記ビットラインパッドから電気的に絶縁されることを特徴とするＤＲＡＭセルの製造方法。 - 前記ビットラインパッド保護膜パターンを形成する段階は、
前記ビットラインパッド及び前記ストレージノードパッドが形成された前記半導体基板の全面にビットラインパッド保護膜を形成する段階と、
前記ビットラインパッド保護膜をパターニングして前記ビットラインパッドを覆い、前記ワードラインパターンと並行したビットラインパッド保護膜パターンを形成する段階と、を含み、
前記ビットラインパッド保護膜パターンは前記ストレージノードパッドを露出させることを特徴とする請求項９に記載のＤＲＡＭセルの製造方法。 - 前記ビットラインパッド保護膜パターンはシリコン窒化膜で形成することを特徴とする請求項９に記載のＤＲＡＭセルの製造方法。
- 前記ストレージノードを形成する段階は、
前記ビットラインパッド保護膜パターンを有する半導体基板の全面にビットライン絶縁膜を形成する段階と、
前記ビットライン絶縁膜の上に前記ワードラインパターンを横切るビットラインパターンを形成する段階と、
前記ビットラインパターンの側壁にビットラインスペーサを形成する段階と、
前記ビットラインスペーサを有する半導体基板の全面に下部犠牲膜を形成する段階と、
前記ビットラインパターン、前記ビットラインスペーサ、前記ビットラインパッド保護膜パターン及び前記ワードラインパターンをエッチング阻止膜として使用して、前記下部犠牲膜及び前記ビットライン絶縁膜を連続的にパターニングして、前記ストレージノードパッドを露出させるストレージノードホールを形成する段階と、
前記ストレージノードホールの内部に前記ストレージノードパッドと接触するストレージノードを形成する段階と、
前記下部犠牲膜及び前記ビットライン絶縁膜を除去して前記ストレージノードの外側壁を露出させる段階と、
を含むことを特徴とする請求項９に記載のＤＲＡＭセルの製造方法。 - 前記ビットライン絶縁膜は前記ビットラインパッド保護膜パターンに対してエッチング選択比を有する物質膜で形成することを特徴とする請求項１２に記載のＤＲＡＭセルの製造方法。
- 前記ビットラインパターンを形成する段階は、
前記ビットライン絶縁膜及び前記ビットラインパッド保護膜パターンをパターニングして、前記ビットラインパッドを露出させるビットラインコンタクトホールを形成する段階と、
前記ビットラインコンタクトホールが形成された結果物の全面に前記ビットラインコンタクトホールを充填する導電膜を形成する段階と、
前記導電膜の上にビットラインキャッピング膜を形成する段階と、
前記ビットラインキャッピング膜及び前記導電膜を連続的にパターニングして、前記ビットラインコンタクトホールを覆い、前記ワードラインパターンを横切るビットライン及び前記ビットラインの上に積層されたビットラインキャッピング膜パターンを形成する段階と、を含むことを特徴とする請求項１２に記載のＤＲＡＭセルの製造方法。 - 前記下部犠牲膜は、前記ビットラインパッド保護膜パターンに対してエッチング選択比を有する下部犠牲絶縁膜及び化学機械的研磨阻止膜を順次に積層して形成することを特徴とする請求項１２に記載のＤＲＡＭセルの製造方法。
- 前記ストレージノードの表面の上に誘電体膜及びプレート電極を順次に形成する段階を含むことを特徴とする請求項９に記載のＤＲＡＭセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-006408 | 2001-02-09 | ||
| KR10-2001-0006408A KR100391988B1 (ko) | 2001-02-09 | 2001-02-09 | 디램 셀 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002280462A JP2002280462A (ja) | 2002-09-27 |
| JP4231649B2 true JP4231649B2 (ja) | 2009-03-04 |
Family
ID=19705549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002030888A Expired - Fee Related JP4231649B2 (ja) | 2001-02-09 | 2002-02-07 | Ｄｒａｍセル及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6570205B2 (ja) |
| JP (1) | JP4231649B2 (ja) |
| KR (1) | KR100391988B1 (ja) |
| TW (1) | TWI226681B (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004519090A (ja) * | 2000-08-07 | 2004-06-24 | アンバーウェーブ システムズ コーポレイション | 歪み表面チャネル及び歪み埋め込みチャネルｍｏｓｆｅｔ素子のゲート技術 |
| US6518117B2 (en) * | 2001-03-29 | 2003-02-11 | Micron Technology, Inc. | Methods of forming nitrogen-containing masses, silicon nitride layers, and capacitor constructions |
| WO2002103760A2 (en) * | 2001-06-14 | 2002-12-27 | Amberware Systems Corporation | Method of selective removal of sige alloys |
| KR100475075B1 (ko) * | 2002-05-17 | 2005-03-10 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| KR100532424B1 (ko) | 2003-03-18 | 2005-11-30 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| US7399671B2 (en) | 2005-09-01 | 2008-07-15 | Micron Technology, Inc. | Disposable pillars for contact formation |
| KR100660880B1 (ko) * | 2005-10-12 | 2006-12-26 | 삼성전자주식회사 | 복수의 스토리지 노드 전극들을 구비하는 반도체 메모리소자의 제조 방법 |
| KR100734289B1 (ko) * | 2005-11-22 | 2007-07-02 | 삼성전자주식회사 | 내부 표면상에 보호막을 갖는 스토리지 노드 전극을구비하는 반도체 소자 및 그 제조 방법 |
| US7422960B2 (en) * | 2006-05-17 | 2008-09-09 | Micron Technology, Inc. | Method of forming gate arrays on a partial SOI substrate |
| US7537994B2 (en) | 2006-08-28 | 2009-05-26 | Micron Technology, Inc. | Methods of forming semiconductor devices, assemblies and constructions |
| KR100985409B1 (ko) * | 2008-08-29 | 2010-10-06 | 주식회사 하이닉스반도체 | 반도체 장치의 캐패시터 제조 방법 |
| US9263455B2 (en) | 2013-07-23 | 2016-02-16 | Micron Technology, Inc. | Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines |
| TWI622052B (zh) * | 2017-02-24 | 2018-04-21 | Powerchip Technology Corporation | 非揮發性記憶體及其存取方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003773B1 (ko) * | 1992-08-25 | 1996-03-22 | 금성일렉트론주식회사 | 디램(DRAM) 셀(Cell) 제조방법 |
| US5463187A (en) * | 1992-09-30 | 1995-10-31 | The George Ingraham Corp. | Flexible multi-duct conduit assembly |
| US5436187A (en) * | 1994-02-22 | 1995-07-25 | Nec Corporation | Process for fabricating a semiconductor memory device including a capacitor having a cylindrical storage node electrode |
| JPH09307077A (ja) * | 1996-05-20 | 1997-11-28 | Sony Corp | 半導体装置の製造方法 |
| JPH1117149A (ja) * | 1997-04-30 | 1999-01-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| TW454339B (en) * | 1997-06-20 | 2001-09-11 | Hitachi Ltd | Semiconductor integrated circuit apparatus and its fabricating method |
| KR100557644B1 (ko) * | 1998-12-28 | 2006-05-22 | 주식회사 하이닉스반도체 | 반도체장치의 캐패시터 제조방법_ |
| US6403416B1 (en) * | 1999-01-07 | 2002-06-11 | Taiwan Semiconductor Manufacturing Company | Method for making a double-cylinder-capacitor structure for dynamic random access memory (DRAM) |
| KR100334393B1 (ko) * | 1999-06-30 | 2002-05-03 | 박종섭 | 반도체소자의 제조방법 |
| KR100351933B1 (ko) * | 2000-08-28 | 2002-09-12 | 삼성전자 주식회사 | 반도체소자의 콘택 구조체 형성방법 |
| KR100356775B1 (ko) * | 2000-12-11 | 2002-10-18 | 삼성전자 주식회사 | 2중층의 캐핑 패턴을 사용하여 반도체 메모리소자를형성하는 방법 및 그에 의해 형성된 반도체 메모리소자 |
-
2001
- 2001-02-09 KR KR10-2001-0006408A patent/KR100391988B1/ko not_active IP Right Cessation
- 2001-06-13 TW TW090114251A patent/TWI226681B/zh not_active IP Right Cessation
-
2002
- 2002-01-08 US US10/038,911 patent/US6570205B2/en not_active Expired - Fee Related
- 2002-02-07 JP JP2002030888A patent/JP4231649B2/ja not_active Expired - Fee Related
-
2003
- 2003-04-15 US US10/413,372 patent/US6855597B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6570205B2 (en) | 2003-05-27 |
| US6855597B2 (en) | 2005-02-15 |
| KR100391988B1 (ko) | 2003-07-22 |
| JP2002280462A (ja) | 2002-09-27 |
| KR20020066138A (ko) | 2002-08-14 |
| TWI226681B (en) | 2005-01-11 |
| US20020109155A1 (en) | 2002-08-15 |
| US20030203569A1 (en) | 2003-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041012 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080108 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081208 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |