JPH0661361A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、高集積化、層間絶縁膜の厚膜化が
できるようにされたコンタクト構造を有する半導体装置
を得ることを最も主要な特徴とする。 【構成】 第１の導電層８を含む半導体基板１の上に、
第１の導電層８を覆うように層間絶縁膜２１ａ，２２ａ
が設けられている。層間絶縁膜２１ａ，２２ａ中に、第
１の導電層８の表面の露出させるための接続孔１７ａが
設けられている。接続孔１７ａを通って、第１の導電層
８に接続されるように、半導体基板１の上に第２の導電
層２０ａが設けられている。接続孔１７ａの側壁面に
は、エッチング速度の異なる少なくとも２種の材料層２
１ａ，２２ａが積重なってなる層面が現われている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般に、半導体装置
に関するものであり、より特定的には、コンタクト部に
おいて、他の導電層との電気的耐圧を確保しつつ、精度
の高いコンタクトが得られるように改良された半導体装
置に関する。この発明は、また、そのような半導体装置
の製造方法に関する。

【０００２】

【従来の技術】図６は、ダイナミックランダムアクセス
メモリの平面図である。シリコン基板の上に、複数のワ
ード線６が設けられている。ワード線６と直行するよう
に、ビット線１４が形成される。ワード線６とビット線
１４とが交差する部分の近傍に、ビット線コンタクト１
１とストレージノードコンタクト１７が設けられてい
る。

【０００３】図７〜図１１は、従来の、埋込ビット線構
造のダイナミックランダムアクセスメモリ（以下、ＤＲ
ＡＭという）のストレージノードコンタクトの製造方法
の順序の各工程における半導体装置の部分断面図であ
る。なお、図７と図８は、図６におけるＩ−Ｉ線に沿う
断面図である。図９（ａ）、図１０（ａ）および図１１
（ａ）は、いずれも、図６におけるＩ−Ｉ線に沿う断面
図であり、図９（ｂ）、図１０（ｂ）および図１１
（ｂ）は、いずれも、図６におけるＩＩ−ＩＩ線に沿う
断面図である。

【０００４】図７を参照して、シリコン基板１の主表面
に、ＬＯＣＯＳ法により、分離酸化膜２を形成する。シ
リコン基板１の上に、ゲート酸化膜３を形成し、その上
に、ＤＲＡＭのワード線６となる、リン等がドープされ
たポリシリコン４を堆積し、さらにその上に酸化膜５を
堆積する。ポリシリコン４と酸化膜５を選択的にエッチ
ングし、ワード線６を形成する。シリコン基板１の主表
面中に、トランスファゲートトランジスタ７のソースド
レイン領域８を、イオン注入により形成する。ワード線
６を覆うように酸化膜をＣＶＤ法等によりシリコン基板
１の上に堆積し、この酸化膜を異方性エッチングを行な
うことによって、ポリシリコン４と酸化膜５の側壁に、
酸化膜で形成されるサイドウォール９を形成する。

【０００５】図８を参照して、ワード線６を覆うよう
に、シリコン基板１の上に酸化膜１０を堆積する。酸化
膜１０を選択的にエッチングし、ビット線コンタクト１
１を形成する。ビット線コンタクト１１の中に埋込まれ
るように、リンがドープされたポリシリコン１２をシリ
コン基板１の上に形成する。ポリシリコン１２の上に酸
化膜１３を形成する。ポリシリコン１２と酸化膜１３を
パターニングすることによって、ビット線１４を形成す
る。

【０００６】図９（ａ）および（ｂ）を参照して、シリ
コン基板１の上全面に酸化膜１５ａ，１５ｂを堆積し、
酸化膜１５ａ，１５ｂの上に、フォトレジスト１６ａ，
１６ｂを塗布する。写真製版により、フォトレジスト１
６ａ，１６ｂ中に、ストレージノードコンタクト１７
ａ，１７ｂの上に、開口部ができるように、フォトレジ
スト１６ａ、１６ｂをパターニングを行なう。

【０００７】図９と図１０を参照して、フォトレジスト
１６ａ，１６ｂをマスクにして、酸化膜１５ａ，１５
ｂ，１０を、コンタクト底部（１８ａ，１８ｂ）の膜厚
分だけ、エッチングを行ない、セルフアラインで、コン
タクト１７ａ，１７ｂを開口する。セルフアラインによ
ってエッチングを行なうので、フォトレジスト１６ａ，
１６ｂの開口部の大きさに比べて、小さな大きさのコン
タクト１９ａ，１９ｂが形成される。また、サイドウォ
ール９の側壁には、酸化膜のサイドウォール２５が形成
される。

【０００８】図１１（ａ）と（ｂ）を参照して、シリコ
ン基板１の上全面に、リン等をドープしたポリシリコン
を堆積し、このポリシリコンを選択的にエッチングする
ことによって、ストレージノード２０ａ，２０ｂを形成
する。

【０００９】ストレージノード２０ａ，２０ｂを被覆す
るように、シリコン基板１の上にキャパシタ誘電膜２６
を形成する。キャパシタ誘電膜２６の上に、キャパシタ
の上部電極となるリン等をドープしたポリシリコンを堆
積し、キャパシタ２８を形成する。

【００１０】

【発明が解決しようとする課題】従来のコンタクト構造
は以上のように構成されていたので、図９（ａ）と
（ｂ）のように理想的に進まずに、酸化膜１５ａ，１５
ｂを堆積した後、コンタクト底部１８ａ，１８ｂに平坦
部が現われずに、完全に埋まってしまうと、セルフアラ
インでコンタクトを開口できなくなる。したがって、メ
モリセルの縮小化（集積化）、層間膜の厚膜化ができな
くなり、ひいては、ストレージノードエッチングのオー
バエッチングによる層間膜の膜減りの対処およびビット
線−ストレージノードの耐圧向上ができなくなるという
問題点があった。

【００１１】この発明は上記のような問題点を解消する
ためになされたもので、メモリセルの縮小化ならびに層
間膜の厚膜化ができるようにされたコンタクト構造を有
する半導体装置を提供することを目的とする。

【００１２】この発明は、さらにそのような半導体装置
を製造する方法を提供することを目的とする。

【００１３】

【課題を解決するための手段】この発明の第１の局面に
従う半導体装置は、第１の導電層を含む半導体基板と、
該第１の導電層を覆うように上記半導体基板の上に設け
られた層間絶縁膜と、を備える。上記層間絶縁膜中に
は、上記第１の導電層の表面の一部を露出させるための
接続孔が設けられている。上記接続孔を通って、上記第
１の導電層に接続されるように、上記半導体基板の上
に、第２の導電層が設けられている。上記接続孔の側壁
面には、エッチング速度の異なる少なくとも２種の材料
層が積重なってなる層面が現われている。

【００１４】この発明の第２の局面に従う半導体装置
は、第１の導電層を含む半導体基板と、上記第１の導電
層を覆うように上記半導体基板の上に設けられた第１の
層間絶縁膜と、を備える。上記第１の層間絶縁膜の上に
は、該第１の層間絶縁膜とはエッチング速度が異なる材
質で形成された第２の層間絶縁膜が設けられている。上
記第１および第２の層間絶縁膜を貫通して、上記第１の
導電層の表面の一部を露出させるための接続孔が設けら
れている。上記接続孔を通って、上記第１の導電層に接
続されるように、上記半導体基板の上に第２の導電層が
設けられている。

【００１５】この発明の第３の局面に従う半導体装置
は、半導体基板と、上記半導体基板の上に設けられたワ
ード線と、を備える。上記半導体基板の主表面中であっ
て、上記ワード線の両側に、１対のソース／ドレイン領
域が設けられている。上記ワード線の上表面および側壁
面を絶縁膜が覆っている。上記絶縁膜で覆われた上記ワ
ード線を覆うように、第１の材料から形成された第１の
層間絶縁膜が設けられている。上記第１の層間絶縁膜中
に、上記ソース／ドレイン領域の一方を露出させるため
の第１の接続孔が設けられている。上記ソース／ドレイ
ン領域の一方に接続されるように、上記半導体基板の上
にビット線が設けられている。上記ビット線を覆うよう
に上記半導体基板の上に、第２の材料で形成された第２
の層間絶縁膜が設けられている。上記第２の層間絶縁膜
の上に、上記第２の材料とはエッチング速度の異なる第
３の材料で形成された第３の層間絶縁膜が設けられてい
る。上記第１、第２および第３の層間絶縁膜中に、上記
ソース／ドレイン領域の他方を露出させるための第２の
接続孔が貫通して設けられている。上記第２の接続孔を
通って上記ソース／ドレイン領域の他方に接続されるよ
うに上記半導体基板の上にストレージノードが設けられ
ている。上記ストレージノードを覆うように、上記半導
体基板の上にキャパシタ誘電膜が設けられている。上記
キャパシタ誘電膜を覆うように、上記半導体基板の上に
セルプレート電極が設けられている。

【００１６】この発明の第４の局面に従う半導体装置の
製造方法においては、まず、半導体基板の上にワード線
を形成する。上記半導体基板の主表面中であって、上記
ワード線の両側に１対のソース／ドレイン領域を形成す
る。上記ワード線の上表面および側壁面を絶縁膜で覆
う。上記絶縁膜で覆われた上記ワード線を、第１の材料
で形成された第１の層間絶縁膜で覆う。上記第１の層間
絶縁膜中に上記ソース／ドレイン領域の一方を露出させ
るための第１の接続孔を形成する。上記第１の接続孔を
通って上記ソース／ドレイン領域の一方に接続されるビ
ット線を形成する。上記ビット線を被覆するように上記
半導体基板の上に、第２の材料で形成される第２の層間
絶縁膜を形成する。上記第２の層間絶縁膜の上に、上記
第２の材料とはエッチング速度の異なる第３の材料で形
成された第３の層間絶縁膜を形成する。上記第３の層間
絶縁膜の上に、上記ソース／ドレイン領域の他方の上に
位置する部分に開口部を有するレジストパターンを形成
する。上記レジストパターンをマスクに用いて、上記第
３の層間絶縁膜をエッチングし、さらに、上記レジスト
パターンをマスクに用いて自己整合的に上記第２および
第１の層間絶縁膜をエッチングし、それによって、上記
第１、第２および第３の層間絶縁膜を貫通する第２の接
続孔を形成する。上記第２の接続孔を通って、上記ソー
ス／ドレイン領域の他方に接続されるようにストレージ
ノードを形成する。上記ストレージノードを覆うように
キャパシタ絶縁膜を形成する。上記キャパシタ絶縁膜を
覆うようにセルプレート電極を形成する。

【００１７】

【作用】この発明の第１の局面に従う半導体装置によれ
ば、接続孔の側壁面に、エッチング速度の異なる少なく
とも２種の材料層が積重なってなる層面が現われてい
る。すなわち、層間絶縁膜が、エッチング速度の異なる
２種の材料で形成されている。したがって、２層目の層
間絶縁膜を堆積した時、コンタクト底部で平坦部が現わ
れず埋まってしまっても、まず、上層の層間絶縁膜の加
工時に、下層層間絶縁膜との選択比の大きなエッチング
を行なえば、セルフアラインで容易にコンタクトを開口
できる。

【００１８】第２の局面に従う半導体装置によれば、層
間絶縁膜が、エッチング速度の異なる２種の材料で形成
されている。したがって、２層目の層間絶縁膜を堆積し
た時、コンタクト底部で平坦部が現われず埋まってしま
っても、まず上層である第２の層間絶縁膜の加工時に、
下層である第１の層間絶縁膜との選択比の大きなエッチ
ングを行なえば、セルフアラインで容易にコンタクトを
開口できる。

【００１９】この発明の第３の局面に従う半導体装置に
よれば、第２の層間絶縁膜の上に、第２の層間絶縁膜を
形成する材料とは異なる材料で形成された第３の層間絶
縁膜が設けられている。したがって、第３の層間絶縁膜
を堆積した時、コンタクト底部で平坦部が現われず埋ま
ってしまっても、まず第３の層間絶縁膜の加工時に、第
２の層間絶縁膜との選択比の大きなエッチングを行なえ
ば、セルフアラインで容易にコンタクトを開口できる。

【００２０】第４の局面に従う半導体装置の製造方法に
よれば、第３の層間絶縁膜を堆積した時、コンタクト底
部で平坦部が現われず、埋まってしまっても、第３の層
間絶縁膜を第２の層間絶縁膜との選択比の大きなエッチ
ングで加工し、続いてセルフアラインで第２および第１
の層間絶縁膜を自己整合的にエッチングするので、容易
にコンタクトを開口できる。

【００２１】

【実施例】以下、この発明の一実施例を図について説明
する。

【００２２】図１〜図５は、この発明の一実施例に係る
半導体装置の製造方法の順序の各工程における半導体装
置の部分断面図である。図１、図２、図３（ａ）、図４
（ａ）、図５（ａ）は、図６を参照して、Ｉ−Ｉ線に沿
う断面図である。図３（ｂ）、図４（ｂ）、図５（ｂ）
は、図６中のＩＩ−ＩＩ線に沿う断面図である。

【００２３】図１を参照して、シリコン基板１上に、Ｌ
ＯＣＯＳ法により、分離酸化膜２を形成する。シリコン
基板１の上にゲート酸化膜３を形成する。ＤＲＡＭのワ
ード線６となる、リン等がドープされたポリシリコン４
をシリコン基板１の上に堆積し、続いて酸化膜５を堆積
する。ポリシリコン４と酸化膜５を、エッチングし、ワ
ード線６を形成する。シリコン基板１の主表面であっ
て、ワード線６の両側に、トランスファゲートトランジ
スタ７のソース／ドレイン領域８をイオン注入により形
成する。ワード線６を覆うようにシリコン基板１の表面
に酸化膜をＣＶＤ等により堆積し、その後、この酸化膜
を異方性エッチし、ポリシリコン４と酸化膜５の側壁に
サイドウォール９を形成する。

【００２４】図２を参照して、シリコン基板１の表面全
面に酸化膜１０（第１の層間絶縁膜）を堆積する。酸化
膜１０を選択的にエッチングすることによって、ビット
線コンタクト１１（第１の接続孔）を形成する。ビット
線コンタクト１１に埋込まれれるように、シリコン基板
１の上に、リン等がドープされたポリシリコン１２を堆
積し、その後、酸化膜１３を堆積する。ポリシリコン１
２と酸化膜１３を選択的にエッチングすることによっ
て、ビット線１４を形成する。

【００２５】図３（ａ）と（ｂ）を参照して、ビット線
１４と酸化膜１０の表面を覆うように、酸化膜２１ａ，
２１ｂを堆積する。酸化膜２１ａ，２１ｂの上に、窒化
膜２２ａ，２２ｂを堆積する。窒化膜２２ａ，２２ｂの
上にフォトレジスト１６ａ，１６ｂを塗布する。フォト
レジスト１６ａ，１６ｂをパターニングし、ストレージ
ノードコンタクトの上部分に開口部を形成する。

【００２６】図３と図４を参照して、フォトレジスト１
６ａ，１６ｂをマスクにして、窒化膜２２ａ，２２ｂ
を、下層の酸化膜２１ａ，２２ｂに対して選択比の高い
エッチングを行ない、ワード線６の側壁の近傍およびス
トレージノードコンタクト底部１８ａ，１８ｂの窒化膜
２２ａ，２２ｂを取除く。これによって、コンタクト底
部１８ａ，１８ｂ上の酸化膜２１ａ，２１ｂに平坦部が
現われる。この方法によると、窒化膜２２ａ，２２ｂを
堆積した時、コンタクト底部で平坦部が現われず埋まっ
てしまっても、窒化膜２２ａ，２２ｂを下層の酸化膜２
１ａ，２１ｂに対して選択比の高いエッチングを行なっ
て除去するので、コンタクト底部１８ａ，１８ｂ上の酸
化膜２１ａ，２１ｂに平坦部が現われる。

【００２７】図４（ｂ）を参照して、ビット線１４はワ
ード線の段差上に形成されるため、ストレージノードコ
ンタクト部では、ビット線１４の垂直段差が、ワード線
に比べ、ワード線の段差分だけ高くなる。このため、ビ
ット線１４の側壁部には、窒化膜２４が残る。

【００２８】図４（ａ）（ｂ）と図５（ａ）（ｂ）を参
照して、フォトレジスト１６ａ，１６ｂをマスクにし
て、酸化膜１０，２１ａ，２１ｂを、コンタクト底部１
８ａ，１８ｂの膜厚分だけエッチングし、セルフアライ
ンでコンタクト１７ａ，１７ｂを開口する。セルフアラ
インでコンタクト１７ａ，１７ｂを開口させるので、フ
ォトレジスト１６ａ，１６ｂの開口部に比べ、小さなコ
ンタクト１９ａ，１９ｂが形成される。このとき、サイ
ドウォール９の側壁には、酸化膜のサイドウォール２５
が形成される。

【００２９】図５（ａ）と（ｂ）を参照して、シリコン
基板１の上に、ストレージノード２０ａ，２０ｂを形成
するための、リン等のドープされたポリシリコンを堆積
し、このポリシリコンを選択的にエッチングすることに
よって、ストレージノード２０ａ，２０ｂを形成する。
ストレージノード２０ａ，２０ｂを覆うようにキャパシ
タ誘電膜２６を形成する。キャパシタ誘電膜２６を覆う
ように、シリコン基板１の上に、リン等をドープしたポ
リシリコンを堆積し、キャパシタ上部電極２７を形成す
る。

【００３０】なお、上記実施例では、ワード線とビット
線にポリシリコンを用いる場合を例示したが、この発明
はこれに限られるものでなく、高融点シリサイドであっ
てもよく、また高融点シリサイドとポリシリコンの複合
膜でもよく、さらに高融点金属であってもよい。

【００３１】また、上記実施例では、ＤＲＡＭを例示し
たが、この発明はこれに限られるものでなく、ＳＲＡ
Ｍ、ＥＥＰＲＯＭ、ＥＰＲＯＭ等の他の半導体装置でも
よい。要するに、２種の導電層の交差部にコンタクトを
形成する半導体装置なら、いずれの場合にも適用でき
る。

【００３２】さらに、上記実施例では、コンタクト層間
膜として２層膜を例示したが、この発明は、これに限ら
れるものでなく、２層以上の多層膜であってもよい。

【００３３】また、上記実施例では、単純スタック型セ
ルを例示したが、この発明はこれに限られるものでな
く、キャパシタ構造は円筒型セルでもよく、またフィン
型セルでもよい。

【００３４】

【発明の効果】以上説明したとおり、この発明の第１の
局面に従う半導体装置によれば、接続孔の側壁面に、エ
ッチングの速度の異なる少なくとも２種の材料層が積重
なってなる層面が現われている。すなわち、コンタクト
の層間絶縁膜が、エッチング速度の異なる２種の材料で
形成されている。したがって、２層目の層間絶縁膜を堆
積した時、コンタクト底部で平坦部が現われず、埋まっ
てしまっても、まず上層の層間絶縁膜の加工時に下層層
間絶縁膜との選択比の大きなエッチングを行なえば、セ
ルフアラインで容易にコンタクトを開口できる。その結
果、メモリセルの縮小化、層間膜の厚膜化ができるよう
になり、電気的耐圧の高い半導体装置となる。

【００３５】この発明の第２の局面に従う半導体装置に
よれば、コンタクトの層間絶縁膜を２層構造にしたた
め、２層目の第２の層間絶縁膜を堆積した時、コンタク
ト底部で平坦部が現われず埋まってしまっても、まず上
層の第２の層間絶縁膜の加工時に、下層の第１の層間絶
縁膜との選択比の大きなエッチングを行なえば、セルフ
アラインで容易にコンタクトを開口できる。その結果、
層間絶縁膜の厚膜化が可能となり、電気的耐圧の高い半
導体装置となるという効果を奏する。

【００３６】この発明の第３の局面に従う半導体装置に
よれば、層間絶縁膜の厚膜化ができるので、電気的耐圧
の高い半導体記憶装置が得られる。

【００３７】この発明の第４の局面に従う半導体装置の
製造方法によれば、コンタクト開口部が層間絶縁膜堆積
時、埋まってしまっても、上層の層間絶縁膜を高選択比
エッチすれば、自己整合的にコンタクトを開口できるた
め、精度の高いコンタクトが得られるとともに、半導体
装置を容易に高集積化することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に従った製造方法の順序の第
１工程における半導体装置の部分断面図である。

【図２】本発明の一実施例に従った製造方法の順序の第
２工程における半導体装置の部分断面図である。

【図３】本発明の一実施例に従った製造方法の順序の第
３工程における半導体装置の部分断面図である。

【図４】本発明の一実施例に従った製造方法の順序の第
４工程における半導体装置の部分断面図である。

【図５】本発明の一実施例に従った製造方法の順序の第
５工程における半導体装置の部分断面図である。

【図６】ＤＲＡＭのメモリセルの平面図である。

【図７】従来の半導体装置の製造方法の順序の第１工程
における半導体装置の部分断面図である。

【図８】従来の半導体装置の製造方法の順序の第２工程
における半導体装置の部分断面図である。

【図９】従来の半導体装置の製造方法の順序の第３工程
における半導体装置の部分断面図である。

【図１０】従来の半導体装置の製造方法の順序の第４工
程における半導体装置の部分断面図である。

【図１１】従来の半導体装置の製造方法の順序の第５工
程における半導体装置の部分断面図である。

【符号の説明】

１ シリコン基板 ８ ソース／ドレイン領域 ２１ａ 酸化膜 ２２ａ 窒化膜 １７ａ ストレージノードコンタクト ２０ａ ストレージノード

【手続補正書】

【提出日】平成５年５月１１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】追加

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２９

【補正方法】変更

【補正内容】

【００２９】図５（ａ）と（ｂ）を参照して、シリコン
基板１の上に、ストレージノード２０ａ，２０ｂを形成
するための、リン等のドープされたポリシリコンを堆積
し、このポリシリコンを選択的にエッチングすることに
よって、ストレージノード２０ａ，２０ｂを形成する。
ストレージノード２０ａ，２０ｂを覆うようにキャパシ
タ誘電膜２６を形成する。キャパシタ誘電膜２６を覆う
ように、シリコン基板１の上に、リン等をドープしたポ
リシリコンを堆積し、キャパシタ上部電極２７を形成す
る。この方法によると、ワード線側の層間絶縁膜中に設
けられたストレージノードコンタクト１７ａの側壁面の
層間構造が、ビット線側の層間絶縁膜中に設けられたス
トレージノードコンタクト１７ｂの側壁面の層間構造と
異なっている、ものが得られる。 ─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年７月１３日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１の導電層を含む半導体基板と、 前記第１の導電層を覆うように前記半導体基板の上に設
   けられた層間絶縁膜と、 前記層間絶縁膜中に設けられ、前記第１の導電層の表面
   の一部を露出させるための接続孔と、 前記接続孔を通って、前記第１の導電層に接続されるよ
   うに前記半導体基板の上に設けられた第２の導電層と、
   を備え、 前記接続孔の側壁面には、エッチング速度の異なる少な
   くとも２種の材料層が積重なってなる層面が現われてい
   る、半導体装置。
2. 【請求項２】 第１の導電層を含む半導体基板と、 前記第１の導電層を覆うように前記半導体基板の上に設
   けられた第１の層間絶縁膜と、 前記第１の層間絶縁膜の上に設けられ、該第１の層間絶
   縁膜とはエッチング速度が異なる材質で形成された第２
   の層間絶縁膜と、 前記第１および第２の層間絶縁膜を貫通して設けられ、
   前記第１の導電層の表面の一部を露出させるための接続
   孔と、 前記接続孔を通って前記第１の導電層に接続されるよう
   に、前記半導体基板の上に設けられた第２の導電層と、
   を備えた半導体装置。
3. 【請求項３】 半導体基板と、 前記半導体基板の上に設けられたワード線と、 前記半導体基板の主表面中であって、前記ワード線の両
   側に設けられた１対のソース／ドレイン領域と、 前記ワード線の上表面および側壁面を覆う絶縁膜と、 前記絶縁膜で覆われた前記ワード線を覆うように第１の
   材料から形成された第１の層間絶縁膜と、 前記第１の層間絶縁膜中に設けられ、前記ソース／ドレ
   イン領域の一方を露出させるための第１の接続孔と、 前記ソース／ドレイン領域の一方に接続されるように、
   前記半導体基板の上に設けられたビット線と、 前記ビット線を覆うように前記半導体基板の上に設けら
   れ、第２の材料で形成された第２の層間絶縁膜と、 前記第２の層間絶縁膜の上に設けられ、前記第２の材料
   とはエッチング速度の異なる第３の材料で形成された第
   ３の層間絶縁膜と、 前記第１、第２および第３の層間絶縁膜中に貫通して設
   けられ、前記ソース／ドレイン領域の他方を露出させる
   ための第２の接続孔と、 前記第２の接続孔を通って前記ソース／ドレイン領域の
   他方に接続されるように前記半導体基板の上に設けられ
   たストレージノードと、 前記ストレージノードを覆うように前記半導体基板の上
   に設けられたキャパシタ誘電膜と、 前記キャパシタ誘電膜を覆うように前記半導体基板上に
   設けられたセルプレート電極と、を備えた半導体装置。
4. 【請求項４】 半導体基板の上にワード線を形成する工
   程と、 前記半導体基板の主表面中であって、前記ワード線の両
   側に１対のソース／ドレイン領域を形成する工程と、 前記ワード線の上表面および側壁面を絶縁膜で覆う工程
   と、 前記絶縁膜で覆われた前記ゲート電極を覆うように第１
   の材料で形成された第１の層間絶縁膜を形成する工程
   と、 前記第１の層間絶縁膜中に前記ソース／ドレイン領域の
   一方を露出させるための第１の接続孔を形成する工程
   と、 前記第１の接続孔を通って前記ソース／ドレイン領域の
   一方に接続されるビット線を形成する工程と、 前記ビット線を覆うように前記半導体基板の上に、第２
   の材料で形成される第２の層間絶縁膜を形成する工程
   と、 前記第２の層間絶縁膜の上に、前記第２の材料とはエッ
   チング速度の異なる第３の材料で形成された第３の層間
   絶縁膜を形成する工程と、 前記第３の層間絶縁膜の上に、前記ソース／ドレイン領
   域の他方の上に位置する部分に開口部を有するレジスト
   パターンを形成する工程と、 前記レジストパターンをマスクに用いて、前記第３の層
   間絶縁膜をエッチングし、さらに、前記レジストパター
   ンをマスクに用いて自己整合的に前記第２および第１の
   層間絶縁膜をエッチングし、それによって、前記第１、
   第２および第３の層間絶縁膜を貫通する第２の接続孔を
   形成する工程と、 前記第２の接続孔を通って、前記ソース／ドレイン領域
   の他方に接続されるようにストレージノードを形成する
   工程と、 前記ストレージノードを覆うようにキャパシタ誘電膜を
   形成する工程と、 前記キャパシタ誘電膜を覆うようにセルプレート電極を
   形成する工程と、を備えた半導体装置の製造方法。