JPH05145036A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 本発明は、キャパシタ容量の増大をはかるこ
とを目的とする。 【構成】 本発明では、ストレージノードコンタクト８
から突出するように形成された筒状の側壁絶縁膜９の内
壁から突出端を通り、外側側壁の下端を残すようにスト
レージノード電極１０を形成している。また、本発明の
方法では、ストレージノードコンタクト８から突出する
ように筒状の側壁絶縁膜９を形成し、さらに電極材料を
全面に堆積した後、全面をレジストで被覆し、フォトリ
ソグラフィにより、外壁下部を除いて筒状の側壁絶縁膜
９の周りの電極材料を覆うようにレジストをパターニン
グし、このレジストをマスクとして電極材料をエッチン
グし、ストレージノードコンタクト８から突出するよう
に形成された筒状の側壁絶縁膜９の内壁から突出端を通
り、外側側壁の下端を残す形状のストレージノード電極
１０を形成するようにしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置および
その製造方法に係り、特に半導体記憶装置（ＤＲＡＭ）
等におけるキャパシタに関する。

【０００２】

【従来の技術】ＤＲＡＭは高集積化の一途を辿り、これ
に伴い、情報（電荷）を蓄積するキャパシタの面積は減
少し、この結果メモリ内容が誤って読み出されたり、あ
るいはα線等によりメモリ内容が破壊されるソフトエラ
−などが問題になっている。

【０００３】このような問題を解決し、高集積化、大容
量化をはかるための方法の１つとして、ＭＯＳキャパシ
タをメモリセル領域上に積層し、該キャパシタの１電極
と、半導体基板上に形成されたスィッチングトランジス
タの１電極とを導通させるようにすることにより、実質
的にキャパシタの占有面積を拡大し、ＭＯＳキャパシタ
の静電容量を増大させるようにした積層型メモリセルと
呼ばれるメモリセル構造が提案されている。

【０００４】このような構造では、ストレ−ジノ−ド電
極を素子分離領域の上まで拡大することができ、また、
ストレージノード電極の膜厚を厚くしてその側壁をキャ
パシタとして利用できることから、キャパシタ容量をプ
レ−ナ構造の数倍以上に高めることができる。また、さ
らにストレ−ジノ−ド部の拡散層は、ストレ−ジノ−ド
電極下の拡散層領域だけとなり、α線により発生した電
荷を収集する拡散層の面積が極めて小さく、ソフトエラ
ーに強いセル構造となっている。

【０００５】しかしながら、このような積層型メモリセ
ル構造のＤＲＡＭにおいても、高集積化に伴う素子の微
細化が進むにつれて、メモリセル占有面積が縮小化さ
れ、ストレ−ジノ−ド電極の平坦部の面積がますます縮
小化し、十分なキャパシタ容量を確保するのが困難にな
ってきている。

【０００６】そこで積層型キャパシタ構造の１つとし
て、図９に示すようにストレージノードコンタクトの側
壁に沿って上方に突出するように筒状の絶縁膜を形成
し、この絶縁膜によって形成される段差に沿ってストレ
ージノード電極を形成したものがある。

【０００７】この構造では平面的にはメモリセルの占有
面積を増大することなく、筒状の絶縁膜の高さによりス
トレージノード電極の表面積を大きくしてキャパシタの
実質的な面積を補償することができる。

【０００８】しかしながらこの構造ではストレージノー
ドコンタクトの側壁絶縁膜とストレージノード電極とを
自己整合的に形成するのは困難であるという問題があっ
た。すなわち図１０に示すようにストレージノード電極
のパターニング時の合わせずれにより、ストレージノー
ド電極が側壁絶縁膜上で切れてしまうことがある。この
場合は側壁絶縁膜を突出させたことによるストレージノ
ード電極面積増大効果がなくなってしまうという問題が
ある。このことは、隣接するキャパシタのストレージノ
ード電極のパターン間距離を最小デザインルールに合わ
せ精度を補償する分のサイズを加えた分以下には微細加
工することができないということを意味し、これは高集
積化を進める上での大きな問題となってくる。

【０００９】

【発明が解決しようとする課題】このように、積層型メ
モリセル構造のＤＲＡＭにおいても、高集積化に伴う素
子の微細化がさらに進むと、側壁絶縁膜とストレージノ
ード電極との自己整合化がなされていないため、メモリ
セル占有面積がさらに縮小化されると十分なキャパシタ
容量を得ることができないという問題があった。

【００１０】本発明は、前記実情に鑑みてなされたもの
で、メモリセル占有面積のさらなる縮小化に際しても、
十分なキャパシタ容量を確保することのできるメモリセ
ル構造を提供することを目的とする。

【００１１】

【課題を解決するための手段】そこで本発明のＤＲＡＭ
では、ストレージノードコンタクトから突出するように
形成された筒状の側壁絶縁膜の内壁から突出端を通り、
外側側壁の下端を残すようにストレージノード電極を形
成している。

【００１２】また、本発明の方法では、ストレージノー
ドコンタクトから突出するように筒状の側壁絶縁膜を形
成し、さらに電極材料を全面に堆積した後、全面をレジ
ストで被覆し、フォトリソグラフィにより、外壁下部を
除いて筒状の側壁絶縁膜の周りの電極材料を覆うように
レジストをパターニングし、このレジストをマスクとし
て電極材料をエッチングし、ストレージノードコンタク
トから突出するように形成された筒状の側壁絶縁膜の内
壁から突出端を通り、外側側壁の下端を残す形状のスト
レージノード電極を形成するようにしている。

【００１３】また本発明の方法では、ストレージノード
コンタクトの側壁から突出するように側壁絶縁膜を形成
し、このストレージノードコンタクトを覆いかつ側壁絶
縁膜の外壁にまで到達するようにストレージノード電極
を形成したのち、この側壁絶縁膜をエッチング除去し、
ストレージノード電極の周りにキャパシタ絶縁膜を形成
しさらにプレート電極を形成している。

【００１４】

【作用】上記構成によれば、ストレージノード電極が、
ストレージノードコンタクトから突出するように形成さ
れた筒状の側壁絶縁膜に対して自己整合的に形成されて
いるため、合わせ余裕をとる必要がなくなり、キャパシ
タ容量を低減することなく、隣接セルのキャパシタ間距
離を少なくし、メモリセル占有面積のさらなる縮小化を
はかることができる。

【００１５】また本発明の方法によれば、ストレージノ
ードコンタクトから突出するように筒状の側壁絶縁膜を
形成し、さらに電極材料を全面に堆積した後、露光量を
制御したフォトリソグラフィにより、外壁下部を除いて
筒状の側壁絶縁膜の周りの電極材料を覆うようにレジス
トをパターニングし、このレジストをマスクとして電極
材料をエッチングするようにしているため、ストレージ
ノードコンタクトから突出するように形成された筒状の
側壁絶縁膜の内壁から突出端を通り、外側側壁の下端を
残す、自己整合型形状のストレージノード電極を形成す
ることが可能となる。

【００１６】また、ストレージノードコンタクトの側壁
から突出するように側壁絶縁膜を形成し、このストレー
ジノードコンタクトを覆いかつ側壁絶縁膜の外壁にまで
到達するようにストレージノード電極を形成したのち、
この側壁絶縁膜をエッチング除去し、ストレージノード
電極の周りにキャパシタ絶縁膜を形成しさらにプレート
電極を形成しているため、側壁絶縁膜と接していたスト
レージノード電極の裏面もキャパシタ面として使用でき
るためさらなるキャパシタ容量の増大をはかることがで
きる。

【００１７】

【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。

【００１８】実施例１図１は、本発明の第１の実施例の
積層形メモリセル構造のＤＲＡＭのビット線方向に隣接
する３ビット分を示す平面図およびそのＡ−Ａ断面図で
ある。

【００１９】このＤＲＡＭは、ｐ型シリコン基板１の素
子分離絶縁膜２で囲まれた領域にＭＯＳＦＥＴを形成
し、このＭＯＳＦＥＴのソ−ス・ドレイン領域の一方に
ストレージノード電極１０が接続するようにキャパシタ
を積層したもので、ストレ−ジノ−ド電極１０がストレ
ージノードコンタクト面およびストレージノードコンタ
クト面から突出するように形成された側壁絶縁膜９の内
壁から突出端を通り、外側側壁の下端を残すように、こ
の側壁絶縁膜に自己整合的に形成されていることを特徴
とするもので、この側壁絶縁膜９の突出部を覆うように
形成されている分だけ実効的なキャパシタ面積の増大を
はかることができるようにしている。他部については従
来例の積層形メモリセル構造のＤＲＡＭと同様である。

【００２０】すなわちＭＯＳＦＥＴは、ｐ型シリコン基
板１の素子分離絶縁膜２で囲まれた領域にゲート絶縁膜
４を介してゲート電極５を形成するとともに、ゲート電
極５に自己整合的にソ−ス・ドレイン拡散層となるｎ型
拡散層６ａ，６ｂを形成することによって構成されてい
る。

【００２１】そしてこれらｎ型拡散層６ａ，６ｂのうち
キャパシタに接続される６ｂにはストレージノードコン
タクト８を介してストレージノード電極１０が形成さ
れ、６ａにはビット線コンタクトを介してビット線１４
が形成される。なお素子分離絶縁膜２の底部にはパンチ
スル−ストッパ用のｐ- 形拡散層３が形成されている。
この構造では、側壁絶縁膜の突出部の両側面の面積の和
の分の容量を側壁部分から得ることができる。

【００２２】次に、このＤＲＡＭの製造方法について図
面を参照しつつ説明する。

【００２３】まず、図２(a) および(b) に示すように、
比抵抗５Ωcmのｐ型のシリコン基板１に、通常のＬＯＣ
ＯＳ法により、膜厚７００nmの酸化シリコン層からなる
素子分離絶縁膜２を形成する。このときの酸化工程によ
り、パンチスル−ストッパ用のｐ- 形拡散層３を形成す
る。この後必要に応じて素子領域には閾値制御のための
イオン注入を行う。そして、熱酸化法により膜厚１０nm
の酸化シリコン層および膜厚３００nmの多結晶シリコン
層を形成し、フォトリソ法および反応性イオンエッチン
グ法によってこれらをパタ−ニングし、ゲ−ト絶縁膜４
およびゲ−ト電極５を形成する。そして、このゲ−ト電
極５をマスクとしてＡｓイオンをイオン注入し、ｎ- 形
拡散層６ａ，６ｂからなるソ−ス・ドレイン領域を形成
し、スィッチングトランジスタとしてのＭＯＳＦＥＴを
形成する。この拡散層の深さは、例えば１５０nm程度に
なる。その後、ＬＰＣＶＤ法等により全面に酸化シリコ
ン膜７ａ，窒化シリコン膜７ｂおよび酸化シリコン膜７
ｃとからなる層間絶縁膜７を形成する。これは、厚い酸
化シリコン膜を堆積した後ラッピング法により上側から
酸化シリコン膜を削ってならしていくなどの方法により
できるだけ平坦な形状をとることが望ましい。また、高
集積化に伴いゲート電極のパターンが微細になってくる
とゲート電極間スペースの１／２以上の膜厚の絶縁膜Ｌ
ＰＣＶＤ法などステップカバレッジの良い方法で堆積す
るだけでもかなりの平坦化が可能となる。この平坦化は
キャパシタ形成の際レジストの膜厚を一定にするという
意味で重要となる。

【００２４】そしてさらに、フォトリソグラフィと反応
性イオンエッチングによりストレージノードコンタクト
８を形成し、ｎ型拡散層６ｂを露呈せしめる。そして、
窒化シリコン膜を５０nm程度堆積し異方性エッチングを
行いストレージノードコンタクト側壁にのみ残留せしめ
側壁絶縁膜９とする。このとき層間絶縁膜７上にエッチ
ング残りが生じないためにも、酸化シリコン膜７ｃは平
坦であることが望ましい。

【００２５】この後、フッ化アンモニウムを用いて酸化
シリコン膜７ｃをエッチング除去することにより側壁絶
縁膜９が突出した形状を得る。このとき窒化シリコン膜
７ｂがエッチングストッパとなる。この後多結晶シリコ
ン膜を５０〜２００nm堆積しこれにヒ素またはリンをド
ーピングしたのち、パターニングする。パターニングに
際しては、まず全面にネガ型のフォトレジストを堆積
し、図３(a) にＭで示すような開口を有するマスクパタ
ーンＭを用いて露光を行う。このとき露光時間または光
量を制御することにより、露光領域の露光深さを制御
し、わずかに露光されないで残るようにする。すなわち
露光量が少ないときはレジストの表面付近しか露光され
ないが露光量を大きくしていくと次第に露光される深さ
が深くなり、ついには全レジストの膜厚分の深さまで露
光される。このようにして露光されるレジストの深さが
側壁絶縁膜の中腹に来るようにし、現像後のレジストパ
ターンＲは、図３(b) に示すように下部に空洞を有して
側壁絶縁膜の周りを覆うように形成される。ここで下部
は空洞となっているが上部は密着しているため、レジス
トが飛んでしまったりすることはない。

【００２６】この後ドライエッチングにより多結晶シリ
コン膜をエッチングすると側壁絶縁膜内部および周りを
除いてエッチング除去され、側壁絶縁膜に対して自己整
合的にパターニングがなされる。このようにしてストレ
ージノード電極１０が形成される（図４(a) および(b)
）。

【００２７】そしてレジスト除去後、ＬＰＣＶＤ法によ
り全面に窒化シリコン膜を１０nm程度堆積し９５０℃の
水蒸気雰囲気中で３０分程度酸化することによりキャパ
シタ絶縁膜１１を形成する。この後全面に多結晶シリコ
ン膜を堆積し、これにヒ素またはリンをドーピングした
後、フォトリソグラフィとドライエッチングによりプレ
ート電極１２を形成する（図５）。

【００２８】次に全面に層間絶縁膜としてＣＶＤ法によ
り膜厚１５０nmの酸化シリコン膜７ｄを堆積しフォトリ
ソグラフィと反応性イオンエッチングとによりビット線
コンタクトを形成し、アルミニウム膜あるいはモリブデ
ンポリサイドを用いたビット線１４を形成する。このよ
うにして図１に示したＤＲＡＭが完成する。

【００２９】上記構成によれば、ストレ−ジノ−ドコン
タクトの側壁に突出する側壁絶縁膜９に自己整合的にス
トレージノード電極１０が形成されるため、合わせ余裕
をとることもなく、セルサイズを小さくすることが可能
となる。

【００３０】なお、前記実施例に限定されることなく、
ストレージノードコンタクトやビット線コンタクトをゲ
ート電極に対して自己整合的に形成するようにしてもよ
いことはいうまでもない。

【００３１】また、前記実施例ではレジストの露光量を
制御して露光深さを調整することにより空洞を形成した
（図３(b) 参照）が、まず平坦な酸化シリコン膜を形成
してフッ化アンモニウム等を用いたウエットエッチング
等によりエッチバックし平坦部にのみ酸化シリコン膜を
残しておきその上でネガレジストを塗布し、ストレージ
ノードのパターンで完全に露光して、パターン下の酸化
シリコン膜を除去することによって空洞を形成し、スト
レージノードをパターニングするようにしてもよい。

【００３２】なお次に、本発明の第２の実施例について
説明する。

【００３３】前記実施例では側壁絶縁膜はそのまま残し
たが、この例ではストレージノード電極のパターニング
後、側壁絶縁膜をエッチング除去し、図６に示すように
ストレージノード電極１０が側壁絶縁膜と接していた面
もキャパシタとして用いるようにしたものである。

【００３４】すなわち図４に示したように多結晶シリコ
ン膜をパターニングしてストレージノード電極を形成す
る工程までは前記実施例と全く同様に形成し、図７に示
すようにレジストパターンＲを除去した後、側壁絶縁膜
９をエッチング除去する。ここで側壁絶縁膜９は窒化シ
リコンで構成されているため、窒化シリコンが酸化シリ
コンおよび多結晶シリコンに対してエッチング選択性を
有するような条件でエッチングするようにすれば、側壁
絶縁膜（窒化シリコン）９および平坦部の窒化シリコン
膜７ｂは除去されるが、平坦部の酸化シリコン膜７ａは
そのまま残る。なおこのエッチングには熱燐酸によるエ
ッチングを用いても良い。

【００３５】この状態で前記実施例と同様にＬＰＣＶＤ
法により全面に窒化シリコン膜を１０nm程度堆積し９５
０℃の水蒸気雰囲気中で３０分程度酸化することにより
キャパシタ絶縁膜１１を形成する。この後全面に多結晶
シリコン膜を堆積し、これにヒ素またはリンをドーピン
グした後、フォトリソグラフィとドライエッチングによ
りプレート電極１２を形成する（図８）。

【００３６】そして次に全面に層間絶縁膜としてＣＶＤ
法により膜厚１５０nmの酸化シリコン膜７ｄを堆積しフ
ォトリソグラフィと反応性イオンエッチングとによりビ
ット線コンタクトを形成し、アルミニウム膜あるいはモ
リブデンポリサイドを用いたビット線１４を形成する。
このようにして図６に示したＤＲＡＭが完成する。

【００３７】上記構成によれば、ストレ−ジノ−ドコン
タクトの側壁に、プレート電極およびキャパシタ絶縁膜
を介して自己整合的にストレージノード電極１０が形成
されるため、さらにストレージノードコンタクトの側壁
を２重にキャパシタとして利用することができ、前記第
１の実施例よりもさらにキャパシタ面積の増大をはかる
ことができる上、合わせ余裕をとることもなく、セルサ
イズを小さくすることが可能となる。

【００３８】なお、前記実施例ではストレージノード電
極のパターン形成に際し、レジストの露光量を制御して
レジストパターンの下に空洞を形成するようにしたが、
必ずしもこの方法をとらなくてもよい。

【００３９】

【発明の効果】以上説明してきたように、本発明の半導
体記憶装置によれば、製造が容易でかつ、メモリセル占
有面積のさらなる縮小化に際しても、十分なキャパシタ
容量を確保することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の積層形メモリセル構造
のＤＲＡＭを示す図

【図２】同ＤＲＡＭの製造工程図

【図３】同ＤＲＡＭの製造工程図

【図４】同ＤＲＡＭの製造工程図

【図５】同ＤＲＡＭの製造工程図

【図６】本発明の第２の実施例の積層形メモリセル構造
のＤＲＡＭを示す図

【図７】本発明の第２の実施例のＤＲＡＭの製造工程図

【図８】本発明の第２の実施例のＤＲＡＭの製造工程図

【図９】従来例のキャパシタ構造を示す図

【図１０】従来例のキャパシタ構造を示す図

【符号の説明】

１ ｐ型のシリコン基板 ２ 素子分離絶縁膜 ３ チャネルストッパ ４ ゲ−ト絶縁膜 ５ ゲ−ト電極 ６ ソ−ス・ドレイン領域 ７ 絶縁膜 ８ ストレージノードコンタクト ９ 側壁絶縁膜 １０ ストレージノード電極 １１ キャパシタ絶縁膜 １２ プレート電極電極 １４ ビット線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 正身 神奈川県川崎市幸区小向東芝町 １ 株式 会社東芝総合研究所内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＭＯＳＦＥＴと、 前記ＭＯＳＦＥＴのソ−スまたはドレイン領域に、スト
   レ−ジノ−ドコンタクトを介して接続されたストレ−ジ
   ノ−ド電極とキャパシタ絶縁膜とプレ−ト電極とからな
   るキャパシタとによって、メモリセルを形成してなるＤ
   ＲＡＭにおいて、 前記ストレ−ジノ−ド電極は、ストレージノードコンタ
   クトから突出するように形成された筒状の側壁絶縁膜の
   内壁から突出端を通り、外側側壁の下端を残すように構
   成されていることを特徴とする半導体記憶装置。
2. 【請求項２】 半導体基板内にＭＯＳＦＥＴを形成する
   ＭＯＳＦＥＴ形成工程と、 前記ＭＯＳＦＥＴのソ−スまたはドレイン領域に、スト
   レ−ジノ−ドコンタクトを介して接続されたストレ−ジ
   ノ−ド電極とキャパシタ絶縁膜とプレ−ト電極とからな
   るキャパシタを積層するキャパシタ形成工程とを含む半
   導体記憶装置の製造方法において、 前記ストレージノード電極の形成工程が、ストレージノ
   ードコンタクトから突出するように筒状の側壁絶縁膜を
   形成する側壁絶縁膜形成工程と、 電極材
   料を全面に堆積する電極材料堆積工程と、 下部を除いて筒状の前記側壁絶縁膜の周りの電極材料を
   覆うようにレジストをパターニングするレジストパター
   ン形成工程と、 このレジストパターンをマスクとして電極材料をエッチ
   ングし、ストレージノードコンタクトから突出するよう
   に形成された筒状の側壁絶縁膜の内壁から突出端を通
   り、外側側壁の下端を残す形状に加工するエッチング工
   程とを含むことを特徴とする半導体記憶装置の製造方
   法。
3. 【請求項３】 半導体基板内にＭＯＳＦＥＴを形成する
   ＭＯＳＦＥＴ形成工程と、 前記ＭＯＳＦ
   ＥＴのゲート電極の上部及び側壁を絶縁膜で被覆する絶
   縁膜形成工程と、 この上層に層間絶縁膜を形成する層間絶縁膜形成工程
   と、 前記層間絶縁膜を選択的に除去し前記ＭＯＳＦＥＴのソ
   ースドレインの一方を露呈せしめるように、ストレージ
   ノードコンタクトを形成するストレージノードコンタク
   ト形成工程と、 前記ストレージノードコンタクトの側壁から突出するよ
   うに側壁絶縁膜を形成する側壁絶縁膜形成工程と、 このストレージノードコンタクトを覆いかつ側壁絶縁膜
   の外壁にまで到達するようにストレージノード電極を形
   成するストレージノード電極形成工程と、 前記側壁絶縁膜をエッチング除去する側壁絶縁膜除去工
   程と前記ストレージノード電極の周りにキャパシタ絶縁
   膜を形成するキャパシタ絶縁膜形成工程と、 キャパシタ絶縁膜の上層にプレート電極を形成するプレ
   ート電極形成工程と前記層間絶縁膜にビット線コンタク
   トを形成しビット線を形成するビット線形成工程とを含
   むことを特徴とする半導体記憶装置の製造方法。