KR100379537B1 - 반도체 메모리 장치 제조방법 - Google Patents

반도체 메모리 장치 제조방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 제조방법에 관한 것으로, 스토리지 노드의 면적을 최대화 하여 스토리지 캐패시턴스를 개선시키는데 적당한 반도체 메모리 장치 제조방법을 제공하기 위한 것이다.
이를 위한 본 발명의 반도체 메모리 장치의 제조방법은 반도체 기판상에 ILD층, 제 1, 제 2 절연막, 제 1 다결정 실리콘, 제 3 절연막을 차례로 증착하는 제 1 공정, 상기 제 3 절연막, 제 1 다결정 실리콘, 제 2, 제 1 절연막, ILD층을 기판의 표면이 노출되도륵 선택적으로 제거하여 노드 콘택을 형성한 후 전면에 제 4 절연막을 증착하여 콘택 측벽을 형성하는 제 2 공정, 상기 제 3 절연막을 제거한 후 노출된 제 1 다결정 실리콘을 포함한 전면에 제 2 다결정 실리콘, USG층을 차례로 증착하는 제 3 공정, 상기 제 1 절연막의 표면이 노출되지 않도록 상기 USG층, 제 2, 제 1 다결정 실리콘을 포함하여 제 2 절연막의 노정 깊이까지 선택적으로 제거하는 제 4 공정, 상기 잔존하는 제 2 절연막을 포함한 전면에 제 3 다결정 실리콘을 증착하여, 상기 제 2 절연막, 제 1, 제 2 다결정 실리콘, USG층의 측면에 기둥모양으로 패터닝 하는 제 5 공정, 상기 USG층, 제 2 절연막을 제거하는 제 6 공정을 포함하여 이루어짐을 특징으로 한다.

Description

반도체 메모리 장치 제조방법
본 발명은 반도체 메모리 장치 제조방법에 관한 것으로, 특히 단위 셀(Cell)에서의 스토리지 노드(Storage Node)의 표면적을 최대화 하여 스토리지 캐패시턴스(Storage Capacitance)를 개선시키는데 적당하도록 한 반도체 메모리 장치 제조방법에 관한 것이다.
이하, 첨부도면을 참조하여 종래의 반도체 메모리 장치 제조방법을 설명하면 다음과 같다.
제 1 도 (a)∼(d)는 종래 반도체 메모리 장치 제조방법을 나타낸 공정단면도이다.
먼저, 제 1 도 (a)에 도시된 바와 같이, 반도체 기반(1)상에 ILD(Inter Layer Dielectric)층(2)과, 질화막(Nitride)(3)을 차례로 증착한 후, 상기 질화막(3)상에 제 1 감광막(도시하지 않음)을 도포하여 사진석판술(Photolithography) 및 식각(Etching)공정을 통해 불필요한 질화막(3), ILD총(2)을 선택적으로 제거하여 기판표면이 노출 되도록 노드 콘택(Node Contact)(4)을 형성한다.
이어 제 1 도 (b)에 도시된 바와 같이, 상기 기판(1)을 포함한 전면에 제 1 노드 폴리(5)를 증착하고, 상기 제 1 노드 폴리(5) 상부에 표면의 안정화를 위해 USG(Undoped Silicate Glass)(6)를 도포한다.
상기 USG층(6) 상부에 제 2 감광막(도시하지 않음)을 도포하여 사진석판술 및 식각 공정을 통해 불필요한 USG층(6) 및 제 1 노드 폴리를 선택적으로 제거하여 제 1 노드 폴리(6)를 패터닝(Pattering) 한다.
이어 제 1 도 (c)에 도시된 바와 같이, 상기 질화막(3)을 포함한 USG층(6) 상부에 제 2 노드 폴리를 증착한 후 에치백 하여, 상기 USG층(6)의 측면에 기둥모양의 폴리 측벽(7)을 형성한 후, 제 1 도 (d)에 도시된 바와 같이, 상기 USG층(6)을 습식식각(Wet Etch)을 이용하여 제거하면, 제 1 노드 폴리(5)와 폴리 측벽(7)으로 이루어진 스토리지 노드(Node)가 형성된다.
따라서 상기 스토리지 노드 상부에 캐패시터 유전체막을 형성하고, 상기 캐패시터 유전체막 전면에 플레이트 전극을 형성하므로서 캐패시터를 완성한다.
그러나 상기와 같은 종래 반도체 메모리 장치 제조방법은 캐패시터 용량을 증대시키는데 한계가 있었다.
즉, 셀의 크기가 소형화 됨에 따라 셀 캐패시터가 차지하는 면적도 이에 비례하여 작아지는 만큼, 메모리 셀의 동작이 이루어지기 위한 충분한 캐패시터 용량을 얻을 수 있어야 하는데 상술한 종래 기술에 의해서는 캐패시터 용량을 증대시키는데 한계가 있는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 스토리지 노드의 표면적을 최대화 하여 충분한 캐패시터 용량을 얻는테 적당한 반도체 메모리 장치의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치 제조방법은 반도체 기판상에 ILD층, 제 1, 제 2 절연막, 제 1 다결정 실리콘, 제 3 절연막을 차례로 증착하는 제 1 공정, 상기 제 3 절연막, 제 1 다결정 실리콘, 제 2, 제 1 절연막, ILD층을 기판의 표면이 노출되도록 선택적으로 제거하여 노드 콘택을 형성한 후 전면에 제 4 절연막을 증착하여 콘택 측벽을 형성하는 제 2 공정, 상기 제 3 절연막을 제거한 후 노출된 제 1 다결정 실리콘을 포함한 전면에 제 2 다결정 실리콘, USG층을 차례로 증착하는 제 3 공정, 상기 제 1 절연막의 표면이 노출되지 않도록 상기 USG층, 제 2, 제 1 다결정 실리콘을 포함하여 제 2 절연막의 소정 깊이까지 선택적으로 제거하는 제 4 공정, 상기 잔존하는 제 2 절연막을 포함한 전면에 제 3 다결정 실리콘을 증착하여, 상기 제 2 절연막, 제 1, 제 2 다결정 실리콘, USG층의 측면에 기둥모양으로 패터닝 하는 제 5 공정, 상기 USG층, 제 2 절연막을 제거하는 제 6 공정을 포함하여 이루어짐을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명의 반도체 메모리 장치 제조방법을 설명하면 다음과 같다.
제 2도 (a)∼(f)는 본 발명의 반도체 메모리 장치 제조방법을 나타낸 공정단면도이다.
먼저, 제 2 도 (a)에 도시된 바와 같이, 반도체 기판(11)상에 ILD(Inter Layer Dielectric)층(12), 제 1 질화막(Nitride)(13), 제 1 산화막(14)을 차례로 증착하고, 상기 제 1 산화막(14) 상부에 제 1 폴리(15), 제 2 산화막(16)을 차례로 증착한다. 이어 상기 제 2 산화막(16) 상부에 제 1 감광막(도시하지 않음)을 도포하여 사진석판술(Photolithography) 및 식각공정을 통해 불필요한 제 2 산화막(16), 제 1 폴리(15), 제 1 산화막(14) 그리고 제 1 질화막(13), ILD층(12)을 선택적으로 제거하여 반도체 기판(11)의 표면이 노출되도록 노드 콘택(17)(Node Contact)을 형성한다. 이어 제 2 도 (b)에 도시된 바와 같이, 상기 기판(11)을 포함한 제 2 산화막(16) 상부에 제 2 질화막(Nitride)을 증착한 후 에치백(Etch Back) 공정을 통해 상기 노드 콘택 양측에 콘택 측벽(18)을 형성한다.
그리고 제 2 도 (c)에 도시된 바와 같이, 상기 제 2 산화막(16)을 습식식각을 이용하여 제거한 후 기판(11)을 포함한 전면에 제 2폴리(19)를 증착하고, 상기 제 2 폴리(19) 상부에 USG(Undoped Silicate Glass)층(20)을 도포한다. 이어 제 2 도 (d)에 도시된 바와 같이, 상기 USG층(20) 상부에 제 2 감광막(도시하지 않음)을 도포하여 사진석판술 및 식각공정을 통해 불필요한 USG층(20), 제 2 폴리(19), 제 1 폴리(15), 제 1 산화막(14)을 선택적으로 제거한다.
이때 상기 제 1 질화막(13)의 표면이 노출되지 않도록 상기 제 1 산화막(14)의 일정 깊이 까지만 제거한다.
다음에 제 2 도 (e)에 도시된 바와 같이, 상기 제 1 산화막(14)을 포함한 전면에 제 3 폴리(21)를 증착하고, RIE(Reactive Ion Etching) 공정으로 상기 제 3 폴리(21)를 기둥모양의 패터닝 한다.
이어 제 2 도 (f)에 도시된 바와 같이, 상기 USG층(20)과, 제 1 산화막(14)을 습식식각(Wet Etch)을 이용하여 제거하면 본 발명에 따른 스토리지 노드가 형성된다. 이상 상술한 바와 같이, 본 발명의 반도체 메모리 장치 제조방법은 USC(U-shaped Capacitor)에서 스토리지 노드의 표면적을 최대화 하여 캐패시터의 용량을 증대시키는 효과가 있다.
제 1 도 (a)~(d)는 종래 반도체 메모리 장치 제조방법을 나타낸 공정단면도
제 2도 (a)∼(f)는 본 발명의 반도체 메모리 장치 제조방법을 나타낸 공정단면도
*도면의 주요부분에 대한 부호의 설명*
11 : 반도체 기판 12 : ILD(Inter Layer Dielectric)층
13 : 제 1 질화막 14 : 제 1 산화막
15 : 제 1 폴리 16 : 제 2 산화막
17 ; 노드 콘택(Node Contact) 18 : 콘택 측벽
19 : 제 2 폴리 20 : USG(Undoped Silicate Glass)
21 :제 3 폴리

Claims (3)

  1. 반도체 기판상에 ILD층, 제 1, 제 2 절연막, 제 1 다결정 실리콘, 제 3 절연막을 차례로 증착하는 제 1 공정,
    상기 제 3 절연막, 제 1 다결정 실리콘, 제 2, 제 1 절연막, ILD층을 기판의 표면이 노출되도록 선택적으로 제거하여 노드 콘택을 형성한 후 전면에 제 4 절연막을 증착하여 콘택 측벽을 형성하는 제 2 공정,
    상기 제 3 절연막을 제거한 후 노출된 제 1 다결정 실리콘을 포함한 전면에 제 2 다결정 실리콘, USG층을 차례로 증착하는 제 3 공정,
    상기 제 1 절연막의 표면이 노출되지 않도록 상기 USG층, 제 2, 제 1 다결정 실리콘을 포함하여 제 2 절연막의 노정 깊이까지 선택적으로 제거하는 제 4 공정, 상기 잔존하는 제 2 절연막을 포함한 전면에 제 3 다결정 실리콘을 증착하여, 상기 제 2 절연막, 제 1, 제 2 다결정 실리콘, USG층의 측면에 기둥모양으로 패터닝 하는 제 5 공정,
    상기 USG층, 제 2 절연막을 제거하는 제 6 공정을 포함하여 이루어짐을 특징으로 하는 반도체 메모리 장치 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1, 제 4 절연막은 질화막(Nitride)을 사용하는 것을 특징으로 하는 반도체 메모리 장치 제조방법.
  3. 제 1 항에 있어서,
    상기 콘택 측벽 형성방법은 반도체 기판상에 ILD층, 제 1, 제 2 절연막, 제 1 다결정 실리콘, 제 3 절연막을 차례로 형성하는 공정,
    상기 제 3 절연막상에 감광막을 도포하여 포토 리소그래피 공정으로 불필요한 제 3 절연막, 제 1 다결정 실리콘, 제 2, 제 1 절연막, ILD층을 선택적으로 제거하는 공정,
    상기 제 3 절연막을 포함한 기판상에 제 4 절연막을 증착하고 에치백 하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 메모리 장치 제조방법.
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* Cited by examiner, † Cited by third party
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