KR960006747B1 - 스택캐패시터 제조방법 - Google Patents

Abstract

내용없음.

Description

스택캐패시터 제조방법

제1도는 디램셀의 레이아웃도.

제2A도 내지 제2H도는 본 발명의 실시예에 의해 스택캐패시터를 제조하되 제1도의 I-I를 따라 도시한 단면도.

제3A도 내지 제3H도는 본 발명의 실시예에 의해 스택캐패시터를 제조하되 제1도의 n-n를 따라 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

3 : 워드라인 6 : 비트라인

9 : 제5절연층 11 : 제1도전층

12 : 제6절연층 13 : 제2도전층

14 : 제7절연층 15A : 제3도전층 스페이서

16 : 캐패시터 유전체막 17 : 플레이트전극용 도전층

20,70 : 저장전극 50 : 워드라인

6 : 비트라인 10 : 버퍼영역.

본 발명은 고집적 반도체 소자의 디램셀에 적용되는 스택캐패시터 제조방법에 관한 것으로, 특히 집적도가 높은 64메가 디램 및 256메가 디램에서도 적용이 가능한 스택캐패시터 제조방법에 관한 것이다.

최근에는 반도체 소자의 소자가 높아지고 단위셀의 면적이 축소됨에 따라서 64메가급 이상의 고집적 소자를 실현하기 위하여 필수불가결한 핵심기술은 0.4㎛ 이하로 선폭을 제조할 수 있은 리소그라피 기술과 더불어 좁은 면적에서 층분한 값의 용량을 확보하는 것이 관건이다.

따라서, 본 발명은 고집적 반도체 소자의 디램셀에 적용할 수 있은 스택캐패시터 제조방법을 제공하는데 그 목적이 있다.

본 발명에 의하면 실리콘기판 상부에 워드라인과 비트라인을 각각 절연된 상태로 형성하고 그 상부에 절연층을 형성하는 공정과, 절연층의 예정된 부분이 제거되어 실리콘기판이 노출되는 콘택흘을 형성한 다음, 저장전극용 제l도전층을 증착하고, 그 상부에 워드라인과 같은 선폭을 갖는 절연층 패턴을 다수개 형성하는 공정과, 전체구조 상부에 저장전극용 제2도전층을 증착하고, 그 상부에 저장전극 콘택을 중심으로 상기 절연층 패턴의 일정부분에서 이웃하는 절연층 패턴 일정상부까지 놓여지는 버퍼용 절연층 패턴을 형성하는 공정과, 버퍼용 절연층 패턴을 마스크로하여 노출된 제2도전층을 건식식각하여 패틴을 형성하고, 전체구조 상부에 저장전극용 제3도전층을 증착하는 공정과, 제3도전층을 블란켓 식각하여 버퍼용 절연층 패턴과 제2도전층 패턴 측벽에 제3도전층 스페이서를 형성하는 동시에 노출되는 제1도전층을 식각하여 제1도전층 패턴을 형성하여 그로인하여 제1도전층 제2도전층 및 제3도전층 스페이서가 전기적으로 접속된 저장전극을 형성하는 공정과, 저장전극의 상부, 측면 및 하부에 있은 버퍼용 절연층 패턴, 절연층 패턴 및 절연층을 습식식각하여 저장전극의 표면을 노출시키는 공정과, 저장전극의 표면에 캐패시터 유전체막과 플래이트전극용 도전층을 증착하여 스택캐패시터를 형성하는 공정과 상기 절연층 패턴은 제1도전층 상부에 절연층을 예정된 두께 형성하고 워드라인 마스크용 감광막 패턴을 형성하고 노출된 절연층을 식각하여 절연층 패턴을 형성하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제1도는 본 발명에 의한 디램셀의 주요부분올 도시한 레이아웃도로서, 워드라인(50)을 종방향으로 다수개 배열하고, 비트라인(60)을 휭방향으로 다수개 배열하고, 저장전극(70)을 비트라인(60) 사이의 액티브영역에 배열하고, 비트라인 콘택영역(80)과 저장전극 콘택(90)을 각각 액티브영역에 배열하고, 워드라인(50)과 인접한 워드라인(50)에 걸쳐서 종방향으로 버퍼잉역(100)이 배열됨을 도시한다.

제2A도 내지 제2H도는 본 발명의 실시예에 의해 디램셀의 스택캐패시터를 형성하는 단졔를 제1도의 I-I를 따라 도시한 단면도이며, 제3A도 내지 제3H도는 본 발명의 실시예에 의해 디램셀의 스택캐패시터를 형성하는 단계를 제1도의 Ⅱ-Ⅱ를 따라 도시한 단면도로서 편의상 공정단계에 따라 함께 설명하기로한다.

제2A도 및 제3A도는 공지의 기술로 실리콘기판(1)의 예정된 부분에 소자분리 산화막(2)을 형성하고, 종방향으로 도전층으로된 워드라인(3)을 형성하고, 그 상부에 제1절연층(4) 예를들어 산화막을 얇은 두께로 증착하고, 그 상부에 평탄화용 제2절연층(5) 예를들어 BPSG층을 형성한 다음, 횡방향으로 도전층으로된 비트라인(6)을 형성하고, 전체적으로 제3절연층(7) 예를들어 산화막을 얇게 형성한 다음, 그 상부에 평탄화용 제4절연층(8) 예를들어 BPSG층과 제5절연층(9) 산화막을 적층하고, 그 상부에 콘택마스크용 제1감광막 패턴(30)을 형성한후, 제5절연층(9), 제4절연층(8), 제3절연층(7), 제2절연층(5), 제l절연층(4)을 식각하여 실리콘기판(1)이 노출된 저장전극 콘택흘(10)을 형성한 단면도이다.

제2B도 및 제3B도는 상기 제1감광막 패턴(10)을 제거한후, 저장전극용 제1도전층(11) 예를들어 폴리실리콘층을 증착하고, 그 상부에 제6절연층(l2) 예를들어 산화막을 형성하고, 그 상부에 워드라인 마스크를 이용하여 제2감광막 패턴(32)을 형성한 단면도이다.

제2C도 및 제3C도는 제2감광막 패턴(32)을 마스크로하여 노출된 제6절연층(12)을 식각하여 패턴을 형성하고, 제1감광막 패턴(32)을 제거한후, 전체구조 상부에 저장전극용 제2도전층(13) 예를들어 폴리실리콘층을 증착하고, 그 상부에 제7절연층(14) 예를들어 산화막을 증착한 다음, 그 상부에 버퍼마스크를 이용하여 워드라인과 이웃하는 워드라인에 겹치도록한 제3감광막 패턴(34)을 종방향으로 형성한 단면도이다. 여기서 제7절연층(14)의 두께는 디램셀의 단차와 캐패시터 용량을 고려하여 적당한 두께로 결정되어야 한다.

제2D도 및 제3D도는 제3감광막 패턴(34)을 마스크로하여 제7절연층(14)과 제2도전층(13)을 식각하여 버퍼용 제7절연층(14) 패턴을 형성하고(제2D도 참조), 제3감광막 패턴(34)을 제거한 다음, 제7절연층(14) 패턴상부를 포함한 전체구조 상부에 저장전극 마스크를 이용한 제4감광막 패턴(36)을 형성한 단면도이다.

제2E도 및 제3E도는 제4감광막패턴(36)을 마스크로하여 노출되는 제7절연층(14), 제2도전층(13)을 식각하여 패턴을 형성하고(제3E도 참조) 제4감광막 패턴(36)을 제거한후, 저장전극용 제3도전층(15)을 전체구조상부에 형성한 단면도로서, 상기 제2도전층(13)을 식각하는 공정에서 노출되는 제1도전층(11)이 일정두게 식각된다(제2E도 참조).

제2F도 및 제3F도는 블란켓 식각으로 상기 제3도전층(15)을 식각하고, 노출되는 제1도전층(11)을 식각하여, 제2도전층(13) 패턴 측벽에 제3도전층 스페이서(15A)를 형성하여 제1도전층(11), 제2도전층(13) 및 제3도전층 스페이서(15A)로 구비되는 저장전극(20)을 도시한 단면도이다.

제2G도 및 제3G도는 습식식각 공정으로 제5절연층(9), 제6절연층(1), 제7절연층(14)을 식각하여 저장전극(20)의 저부 및 상부표면을 노출시킨 단면도이다.

제2H도 및 제3H도는 노출된 저장전극(20) 표면에 캐패시터 유전체막(16)을 형성하고, 그 상부에 플레이트 전극용 도전층(l7)을 형성하여 디램셀의 스택캐패시터를 형성하는 단면도이다.

상기한 본 발명에 의하면 64메가 디램 및 256메가 디램에서도 적용할 수 있은 스택캐패시터를 제조할수 있다.

Claims (5)

1. 디램셀의 스택캐패시터 제조방법에 있어서, 실리콘기판 상부에 워드라인과 비트라인을 각각 절연된 상태로 형성하고 그 상부에 절연층을 형성하는 공정과, 절연층의 예정된 부분이 제거되어 실리콘기판이 노출되는 콘택흘을 형성한 다음, 저장전극용 제l도전층을 증착하고, 그 상부에 워드라인과 같은 선폭을 갗는 절연층 패턴을 다수개 형성하는 공정과, 전체구조 상부에 저장전극용 제2도전층을 증착하고, 그 상부에 저장전극 콘택을 중심으로 상기 절연층 패턴의 일정부분에서 이웃하는 절연층 패턴 일정상부까지 놓여지는 버퍼용 절연층 패턴을 형성하는 공정과, 버퍼용 절연층 패턴을 마스크로하여 노출된 제2도전층을 건식식각하여 패턴을 형성하고, 전체구조 상부에 저장전극용 제3도전층을 증착하는 공정과, 제3도전층을 블란켓 식각하여 버퍼용 절연층 패턴과 제2도전층 패턴 측벽에 제3도전층 스페이서를 형성하는 동시에 노출되는 제1도전층을 식각하여 제1도전층 패턴을 형성하여, 그로인하여 제1도전층, 제2도전층 및 제3도전층 스페이서가 전기적으로 접속된 저장전극을 형성하는 공정과, 저장전극의 상부, 측면 및 하부에 있은 버퍼용 절연층 패턴, 절연층 패턴 및 절연층을 습식식각하여 저장전극의 표면을 노출시키는 공정과, 저장전극의 표면에 캐패시터 유전체막과 플래이트 전극용 도전층을 증착하여 스택캐패시터를 형성하는 것을 특정으로 하는 디램셀의 스택캐패시터 제조방법.
2. 제1항에 있어서, 상기 절연층 패턴은 제1도전층 상부에 절연증을 예정된 두께 형성하고 워드라인 마스크용 감광막 패턴을 형성하고 노출된 절연층을 식각하여 절연층 패턴을 형성하는 것을 특징으로 하는 디램셀의 스택캐패시터 제조방법.
3. 제1항에 있어서, 상기 버퍼용 절연층 패턴은 제2도전층 상부에 절연층을 형성하고, 버퍼마스크용 감광막 패턴을 형성하고 노출되는 절연층을 식각하여 상기 절연층 패턴과 이웃하는 절연층 패턴 사이에 걸쳐서 종방향으로 길게 형성시킨 것을 특징으로 하는 디램셀의 스택캐패시터 제조방법.
4. 제1항에 있어서, 상기 제2도전층의 패턴을 형성할 때 상기 절연층 패턴이 식각정지층으로 사용되는것을 특징으로 하는 디램셀의 스택캐패시터 제조방법.
5. 제1항에 있어서, 상기 저장전극 하부를 노출시키기 위해 저장전극 하부에 예정된 에찬트에서 식각선택비가 다른 상층 및 하층 절연층을 적충하고, 습식식각 공정에서 상층 절연층은 식각되고, 하층 절연층은 식각 베리어층이 되도록 하는 것을 특징으로 하는 디램셀의 스택캐패시터 제조방법.