KR100239450B1 - 반도체 메모리소자의 제조방법 - Google Patents

Abstract

반도체 메모리소자에 관한 것으로 특히, 신뢰도 및 커패시턴스 증대에 용이한 반도체 메모리소자의 제조방법에 관한 것이다. 이와 같은 반도체 메모리소자의 제조방법은 반도체기판상에 제 1 절연막을 형성하고 선택적으로 식각하여 콘택홀을 형성하는 단계, 상기 콘택홀에 플러그를 형성하는 단계, 상기 플러그에 인접한 제 1 절연막상에 제 2 절연막을 형성하는 단계, 상기 제 2 절연막 및 플러그 표면을 따라 전도층을 형성하는 단계, 상기 전도층 전면에 제 3 절연막을 형성하는 단계, 상기 제 3 절연막을 제 2 절연막 상층의 전도층이 노출되도록 에치백하는 단계, 상기 전도층을 제 2 절연막의 상층면이 노출되도록 에치백하여 스토리지 노드를 형성하는 단계, 상기 제 2 및 제 3 절연막을 제거하는 단계, 상기 스토리지 노드 표면에 유전막을 형성하고 상기 유전막 전면에 플레이트 노드를 형성하는 단계를 포함한다.

Description

반도체 메모리소자의 제조방법{Method for manufacturing of semiconductor device}

본 발명은 반도체 메모리소자에 관한 것으로 특히, 신뢰도 및 커패시턴스 증대에 용이한 반도체 메모리소자의 제조방법에 관한 것이다.

반도체 소자의 발전에 따라 하나의 반도체 칩상에 많은 소자들을 집적시키는 작업이 활발히 진행되어 오고 있다.

특히 DRAM(Dynamic Random Access Memory)의 메모리셀에 있어서는 소자크기를 최소로 하기 위해서 여러가지 다양한 셀 구조가 제안되고 있다.

일반적으로 DRAM 메모리셀은 하나의 트랜지스터와 하나의 커패시터로 구성된다. 이와 같이 하나의 트랜지스터와 하나의 커패시터로 구성된 메모리셀에 있어서, 신호전하는 트랜지스터(스위칭 트랜지스터)에 연결되는 커패시터의 스토리지 노드(Storage Node)에 저장된다. 따라서 반도체 메모리 소자의 고집적화로 인해 메모리셀의 크기가 작아지면 이에 따라 커패시터의 크기도 작아지게 되므로 스토리지 노드에 저장할 수 있는 전하의 수도 감소하게 된다. 그러므로 원하는 신호를 오동작 하는 일없이 전달하기 위해서는 신호전달에 필요한 커패시터 용량확보를 위해 메모리셀의 커패시터 스토리지 노드가 어떤 정해진 값 이상의 표면적을 가져야 한다.

따라서 메모리셀 크기의 축소화를 위해서는 커패시터의 스토리지 노드가 반도체기판의 제한된 영역내에 상대적으로 큰 표면적을 가져야 한다. 그러므로 커패시터의 형태가 평판(Parallel Plate) 구조에서 핀(FIN) 또는 필라 구조 등을 이용하게 되었다.

이와 같은 종래 반도체 메모리소자의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.

도 1a 내지 도 1i는 종래 반도체 메모리소자의 제조공정 단면도이다.

먼저, 도 1a에 나타낸 바와 같이, 반도체기판(1)상에 산화막(2)을 형성한후 선택적으로 패터닝하여 노드 콘택홀(3)을 형성한다.

도 1b에 나타낸 바와 같이, 상기 노드 콘택홀(3)을 포함한 산화막(2) 전면에 제 1 폴리실리콘층(4)을 형성한다.

도 1c에 나타낸 바와 같이, 상기 제 1 폴리실리콘층(4) 전면에 USG(Undoped Silicate Glass)층(5)을 증착한다.

도 1d에 나타낸 바와 같이, 상기 USG층(5)상에 감광막(PR)을 도포한후 노광 및 현상공정으로 노드 콘택홀(3) 및 노드 콘택홀(3)에 인접한 USG층(5)상에만 남도록 감광막(PR)을 패터닝한다.

도 1e에 나타낸 바와 같이, 상기 패터닝된 감광막(PR)을 마스크로 이용한 식각공정으로 USG층(5)을 선택적으로 식각하여 노드 콘택홀(3) 및 노드 콘택홀(3)에 인접한 제 1 폴리실리콘층(4)상에만 남긴다. 이어서, 감광막(PR)을 제거한다.

도 1f에 나타낸 바와 같이, 상기 USG층(5)을 포함한 제 1 폴리실리콘층(4)전면에 제 2 폴리실리콘층(6)을 형성한다.

도 1g에 나타낸 바와 같이, 에치백 공정으로 상기 제 2 폴리실리콘층(6)을 식각하여 USG층(5)의 측면에 필라형상으로 형성하고, 계속해서 산화막(2)의 상면이 노출될 때 까지 제 1 폴리실리콘층(4)을 식각하여 제 1 및 제 2 폴리실리콘층(4)(6)으로 이루어진 스토리지 노드(7)를 형성한다.

도 1h에 나타낸 바와 같이, 상기 USG층(5)을 제거한다.

도 1i에 나타낸 바와 같이, 상기 스토리지 노드(7)표면에 유전막(8)을 형성하고, 유전막(8)전면에 플레이트 노드(9)를 형성하여 실린더(cylinder)형 커패시터를 완성하였다.

종래 반도체 메모리 소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.

첫째, 제 2 폴리실리콘층을 사용하여 필라 형상으로 형성되는 스토리지 노드의 프로파일이 첨탑과 같이 예리하게 형성되어 결국 커패시터의 면적을 줄이는 것과 같아 커패시턴스를 향상시키는데 있어서 제한 요소로 작용한다.

둘째, 스토리지 노드의 필라부분이 첨탑과 같이 예리하여 세정공정중 스핀 드라이(spin dry)공정에서 필라부분이 떨어져 나갈수 있어 반도체 메모리소자의 신뢰도를 저하시켰다.

본 발명은 상기한 바와 같은 종래 반도체 메모리소자의 제조방법의 문제점을 해결하기 위하여 안출한 것으로 필라형상을 갖는 스토리지 노드의 면적을 용이하게 늘려 신뢰도 및 커패시턴스를 증대시킨 반도체 메모리소자의 제조방법을 제공하는데 그 목적이 있다

도 1a 내지 도 1i는 종래 반도체 메모리소자의 제조공정 단면도

도 2a 내지 도 2l은 본 발명 반도체 메모리소자의 제조공정 단면도

도면의 주요부분에 대한 부호의 설명

10 : 반도체기판 11 : 절연막

12 : 노드 콘택홀 13a : 플러그

14 : 제 1 USG층 15a : 스토리지 노드

16 : 제 2 USG층 17 : 유전막

18 : 플레이트 노드

본 발명에 따른 반도체 메모리소자의 제조방법은 반도체기판상에 제 1 절연막을 형성하고 선택적으로 식각하여 콘택홀을 형성하는 단계, 상기 콘택홀에 플러그를 형성하는 단계, 상기 플러그에 인접한 제 1 절연막상에 제 2 절연막을 형성하는 단계, 상기 제 2 절연막 및 플러그 표면을 따라 전도층을 형성하는 단계, 상기 전도층 전면에 제 3 절연막을 형성하는 단계, 상기 제 3 절연막을 제 2 절연막 상층의 전도층이 노출되도록 에치백하는 단계, 상기 전도층을 제 2 절연막의 상층면이 노출되도록 에치백하여 스토리지 노드를 형성하는 단계, 상기 제 2 및 제 3 절연막을 제거하는 단계, 상기 스토리지 노드 표면에 유전막을 형성하고 상기 유전막 전면에 플레이트 노드를 형성하는 단계를 포함한다.

이와 같은 본 발명 반도체 메모리소자의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.

먼저, 도 2a에 나타낸 바와 같이, 반도체기판(10)상에 절연막(11)을 형성한후 선택적으로 식각하여 노드 콘택홀(12)을 형성한다. 이때, 상기 절연막(11)은 산화막과 질화막중 어느 하나로 형성한다.

도 2b에 나타낸 바와 같이, 상기 노드 콘택홀(12)을 포함한 절연막(11) 전면에 제 1 폴리실리콘층(13)을 형성한다.

도 2c에 나타낸 바와 같이, 상기 제 1 폴리실리콘층(13)을 에치백하여 노드 콘택홀(12)내에 플러그(13a)로 형성한다.

도 2d에 나타낸 바와 같이, 상기 플러그(13a)를 포함한 절연막(11)전면에 제 1 USG층(14)을 형성한다.

도 2e에 나타낸 바와 같이, 상기 제 1 USG층(14)전면에 감광막(PR)을 도포한후 노광 및 현상공정으로 커패시터 영역을 정의하여 상기 감광막(PR)을 패터닝한다. 이때, 상기 감광막(PR)은 네가티브형 감광막(PR)을 사용한다. 그리고, 상기 커패시터 영역은 노드 콘택홀(12)을 포함한 노드 콘택홀(12)에 인접한 제 1 USG층(14) 형성영역으로 정의한다.

도 2f에 나타낸 바와 같이, 상기 패터닝된 감광막(PR)을 마스크로 이용한 식각공정으로 감광막(PR)하부의 제 1 USG층(14)을 선택적으로 제거하여 플러그(13a) 및 플러그(13a)에 인접한 절연막(11)의 상면을 노출시킨다. 그다음, 감광막(PR)을 제거한다.

도 2g에 나타낸 바와 같이, 상기 노출된 플러그(13a)를 포함한 제 1 USG층(14)표면에 제 2 폴리실리콘층(15)을 형성한다.

도 2h에 나타낸 바와 같이, 상기 제 2 폴리실리콘층(15)전면에 제 2 USG층(16)을 형성한다.

도 2i에 나타낸 바와 같이, 상기 제 2 USG층(16)을 에치-백(etch back)하여 제 1 USG층(14)상층으로 형성된 제 2 폴리실리콘층(15)의 상면을 노출시킨다.

도 2j에 나타낸 바와 같이, 상기 노출된 제 2 폴리실리콘층(15)을 제 1 USG층(14)의 상면이 노출될 때 까지 에치-백하여 스토리지 노드(15a)를 형성한다.

도 2k에 나타낸 바와 같이, 상기 제 1 및 제 2 USG층(14)(16)을 제거한다.

도 2l에 나타낸 바와 같이, 상기 스토리지 노드(15a)표면에 유전막(17)을 형성한후 상기 유전막(17)전면에 플레이트 노드(18)를 형성한다.

본 발명에 따른 반도체 메모리소자의 제조방법에 있어서는 다음과 같은 효과가 있다.

첫째, 스토리지 노드의 양측면 상측이 평평하게 형성되어 결국 커패시터의 면적을 크게하는 것과 같은 효과가 있어 반도체 메모리소자의 커패시턴스를 향상시키므로 반도체 메모리소자의 집적도를 향상시킬수 있다.

둘째, 스토리지 노드가 일체형으로 형성되고 특히 필라부분의 프로파일이 안정됨에 따라 반도체 메모리소자의 신뢰도를 향상시킬 수 있다.

Claims (3)

1. 반도체기판상에 제 1 절연막을 형성하고 선택적으로 식각하여 콘택홀을 형성하는 단계;

   상기 콘택홀에 제 1 절연막과 평탄화된 플러그를 형성하는 단계;

   상기 플러그를 중심으로 일정너비의 오픈 영역을 갖도록 제 1 절연막상에 제 2 절연막을 형성하는 단계;

   상기 제 2 절연막 및 플러그 표면을 따라 전도층을 형성하는 단계;

   상기 전도층 전면에 제 3 절연막을 형성하고 에치백하여 오픈 영역 내에 제 2 절연막과 동일 높이로 남도록 하는 단계;

   상기 제 3 절연막을 제 2 절연막 상층의 전도층이 노출되도록 에치백하는 단계;

   상기 전도층을 제 2 절연막의 상층면이 노출되도록 에치백하여 스토리지 노드를 형성하는 단계;

   상기 제 2 및 제 3 절연막을 제거하는 단계;

   상기 스토리지 노드 표면에 유전막을 형성하고 상기 유전막 전면에 플레이트 노드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
2. 제 1 항에 있어서, 상기 플러그 및 스토리지 노드는 동일 물질로 형성함을 특징으로 하는 반도체 메모리소자의 제조방법.
3. 제 1 항에 있어서, 상기 제 2 및 제 3 절연막은 동일한 식각선택비를 갖는 물질로 형성함을 특징으로 하는 반도체 메모리소자의 제조방법.

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