KR100303059B1 - 디램셀커패시터의제조방법 - Google Patents
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Abstract
본 발명은 DRAM 셀 커패시터 제조 방법에 관한 것으로, 반도체 기판상에 형성된 제 1 절연막이 식각되어 스토리지 콘택 홀이 형성된다. 상기 스토리지 콘택 홀이 제 1 도전막으로 채워져 스토리지 콘택 플러그가 형성된다. 상기 스토리지 콘택 플러그를 포함하여 제 1 절연막상에 제 2 도전막 및 소정 두께를 갖는 두꺼운 제 2 절연막이 차례로 형성된다. 스토리지 노드 형성 영역에 있는 상기 제 2 도전막이 노출되도록, 스토리지 노드 형성용 마스크가 사용되어 제 2 절연막이 식각된다. 상기 노출된 영역이 제 3 도전막으로 채워진다. 상기 제 2 절연막이 제거되어 제 3 도전막 패턴이 형성된다. 상기 제 3 도전막 패턴의 양측에 있는 상기 제 1 절연막이 노출되도록 상기 제 2 도전막이 식각되어, 제 2 도전막과 제 3 도전막으로 구성되는 스토리지 노드가 형성된다. 이와 같은 DRAM 셀 커패시터 제조 방법 의해서, 산화막이 스토리지 노드 틀로 사용되는 폴리실리콘막의 증착에 의해 스토리지 노드가 형성됨으로써, 후속 세정 공정에서 스토리지 노드가 쓰러지는 것이 방지될 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 DRAM 셀 커패시터 제조 방법에 관한 것이다.
DRAM의 집적도가 1G 레벨로 증가 되면서, 셀 트랜지스터의 크기 뿐만 아니라, 상기 셀 트랜지스터가 차지할 수 있는 면적 또한 감소하게 되었다. 이로 인해, 셀 트랜지스터의 크기도 감소 되고, 인접한 두 개의 셀 트랜지스터 사이에 있는 절연층 폭도 감소 되었다.
그런데, 상기 셀 트랜지스터 사이의 절연층은 스토리지 노드와 상기 셀 트랜지스터를 전기적으로 연결시켜 주는 스토리지 콘택이 형성되는 영역이므로, DRAM 장치의 성능에 영향을 주지 않는 한도내에서 스토리지 콘택 직경의 감소는 불가피하게 되었다.
또한, 셀 트랜지스터의 크기는 감소 되더라도, 셀 커패시터의 커패시턴스는 감소될 수 없기 때문에 셀 커패시터의 커패시턴스가 확보될 수 있는 여러가지의 DRAM 셀 커패시터 제조 방법들이 고안 되었다. 그 중 하나가 스토리지 노드의 표면적이 X축, Y축으로 감소되는 양만큼, Z축으로 스토리지 노드를 높혀, 감소된 표면적을 보상함으로써, 셀 커패시터의 커패시턴스를 확보하는 방법이다.
그러나, 이는 앞서 언급한 바와 같이 스토리지 콘택의 직경이 작아지고, 스토리지 노드의 높이는 증가함으로써 다른 새로운 문제점이 발생된다.
도 1은 종래에 따른 DRAM 셀 커패시터를 나타내는 도면이다.
도 1을 참조하면, 반도체 기판(10)상에 게이트 산화막(도면 미도시)을 사이에 두고 게이트 전극(14)이 형성된다. 상기 게이트 전극(14) 양측에 있는 반도체 기판(10)내에 소오스/드레인 영역(16)이 형성된다. 상기 게이트 전극(16)을 포함하여 상기 반도체 기판(10)상에 산화막(18)이 형성된다.
상기 산화막(18)을 뚫고 상기 소오스/드레인 영역(16)과 전기적으로 접속되도록 스토리지 콘택 플러그(22)가 형성된다. 상기 스토리지 콘택 플러그(22)를 포함하여 상기 절연막(18)상에 폴리실리콘막이 10000Å의 두께로 형성되고, 상기 폴리실리콘막상에 스토리지 노드를 정의하여 포토레지스트막이 페터닝 되며, 스토리지 노드를 제외한 폴리실리콘막을 에치백 공정으로 식각하여 스토리지 노드(24)가 형성된다.
상기 폴리실리콘막이 식각되는 공정에서, 스토리지 노드 즉, 폴리실리콘막 10000Å에 대한 에치백 공정(약 15000Å의 두께의 폴리실리콘막 제거 공정이 적용됨)이 수행되므로, 스토리지 콘택 플러그의 상부 영역과 산화막 계면 영역에서의 폴리실리콘막에 대해 상당한 과식각이 발생된다.
상기 스토리지 콘택 플러그에 대하여 상기 스토리지 노드가 오정렬(misalignment)되었을 경우, 상기 과식각으로 인해 상기 스토리지 콘택 플러그의 상부 영역과 상기 산화막 계면 부위의 스토리지 노드인, 폴리실리콘막이 더욱 과식각된다. 이로 인해, 도 1에 도시된 바와 같이, 스토리지 콘택 플러그의 상부 영역과 산화막 계면 부위는 높이가 10000Å인 스토리지 노드를 지탱할 능력을 상실하게 된다. 이로 인해, 후속 세정 공정에서 상기 스토리지 노드는 쓰러지게 되고, DRAM 장치에 원하지 않는 전기적 쇼트가 발생되고, 불량한 메모리 셀들이 형성되는 문제가 발생하게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 노드의 형성을 위한 폴리실리콘막의 식각 공정에서 스토리지 콘택의 입구 부분과 산화막 계면 부위의 폴리실리콘막이 과식각 되어, 후속 세정 공정에서 스토리지 노드가 쓰러지는 것을 방지할 수 있는 DRAM 셀 커패시터의 제조 방법을 제공함에 그 목적이 있고, 본 발명의 다른 목적은 양호한 패턴의 스토리지 노드를 형성할 수 있는 DRAM 셀 커패시터의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래의 DRAM 셀 커패시터를 나타내는 도면;
도 2a 내지 2d는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제조 공정을 순차적으로 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102 : 소자 격리 영역
14, 104 : 게이트 전극 16, 106 : 소오스/드래인 영역
18, 108, 126 : 절연막 24, 124, 128 : 폴리실리콘막
20, 120: 스토리지 콘택 홀 22, 122 : 스토리지 콘택 플러그
(구성)
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, DRAM 셀 커패시터 제조 방법은 반도체 기판상에 형성된 제 1 절연막을 식각하여 스토리지 콘택 홀을 형성하는 공정과; 상기 스토리지 콘택 홀을 제 1 도전막으로 채워서 스토리지 콘택 플러그를 형성하는 공정과; 상기 스토리지 콘택 플러그를 포함하여, 제 1 절연막상에 제 2 도전막 및 소정 두께를 갖는 두꺼운 제 2 절연막을 차례로 형성하는 공정과; 스토리지 노드 형성 영역에 있는 상기 제 2 도전막이 노출 되도록, 스토리지 노드 형성용 마스크를 사용하여 제 2 절연막을 식각하는 공정과; 상기 노출된 영역을 제 3 도전막으로 채우는 공정과; 상기 제 2 절연막을 제거하여 제 3 도전막 패턴을 형성하는 공정과; 상기 제 3 도전막 패턴의 양측에 있는 제 1 절연막이 노출되도록 상기 제 2 도전막을 식각하여, 상기 제 2 도전막과 제 3 도전막으로 구성되는 스토리지 노드를 형성하는 공정을 포함한다.
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 반도체 기판상에 형성된 제 1 절연막을 식각하여 스토리지 콘택 홀을 형성하는 공정과;
상기 스토리지 콘택 홀이 채워지도록, 상기 스토리지 콘택 홀을 포함하여 상기 제 1 절연막상에 제 1 도전막을 형성하는 공정과; 상기 제 1 도전막상에 제 2 절연막을 형성하는 공정과; 스토리지 노드 형성 영역의 상기 제 1 도전막이 노출 되도록 소정 두께의 제 2 절연막을 식각하는 공정과; 상기 제 1 도전막이 노출된 영역을 제 2 도전막으로 채우는 공정과; 상기 제 2 절연막을 제거하여 제 2 도전막 패턴을 형성하는 공정과; 상기 제 2 도전막 패턴의 양측에 있는 제 1 절연막이 노출되도록 상기 제 1 도전막을 식각하여, 상기 제 1 도전막과 제 2 도전막으로 구성되는 스토리지 노드를 형성하는 공정을 포함한다.
도 2c를 참조하면, 본 발명에 따른 신규한 DRAM 셀 커패시터 제조 방법은, 스토리지 콘택 플러그를 포함하여, 제 1 절연막상에 제 2 도전막 및 소정 두께를 갖는 두꺼운 제 2 절연막이 차례로 형성된다. 스토리지 노드 형성 영역에 있는 상기 제 2 도전막이 노출되도록 제 2 절연막이 식각된다. 상기 제 2 도전막이 노출된 영역이 제 3 도전막으로 채워진다. 상기 제 2 절연막이 제거되어 제 3 도전막 패턴이 형성된다. 상기 제 3 도전막 패턴의 양측에 있는 제 1 절연막이 노출되도록 상기 제 2 도전막이 식각되어, 상기 제 2 도전막과 제 3 도전막으로 구성되는 스토리지 노드가 형성된다. 이와 같은 DRAM 셀 커패시터 제조 방법 의해서, 산화막이 식각하어 스토리지 노드 틀이 형성되고, 상기 틀내에 폴리실리콘막이 형성 됨으로써, 기존의 스토리지 노드의 높이, 즉 10000Å을 기준으로 하여 수행되던 과식각 공정이 배재될 수 있다. 따라서, 곤택 플러그 입구 부분에서 폴리실리콘막의 손상이 방지될 수 있고, 후속 세정 공정에서 스토리지 노드가 쓰러지는 것이 방지될 수 있다.
이하, 도 2a 내지 도 2d를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 DRAM 셀 커패시터의 제조 방법을 순차적으로 보여주는 단면도이다.
먼저, 도 2a를 참조하면, 본 발명의 실시예에 따른 DRAM 셀 스토리지 노드의 제조 방법은, 반도체 기판(100)상에 활성영역과 비활성영역을 정의하여 소자 격리 영역(102)이 형성되고, 상기 활성영역에 게이트 산화막을 사이에 두고 게이트 전극(14)이 형성된다.
상기 게이트 전극(14)의 양측에 있는 반도체 기판(100)내에 소오스/드래인 영역(106)이 형성된다.
상기 게이트 전극(14)을 포함하여 반도체 기판(100)상에 제 1 절연막(108)인 산화막이 형성된다. 상기 소오스/드래인 영역(106)의 표면이 노출되도록 스토리지 콘택 홀(120)이 형성된다. 이 경우, 상기 스토리지 콘택 홀(120)의 상부 직경은 100nm - 130nm 범위를 갖는다.
도 2b를 참조하면, 상기 스토리지 콘택 홀(120)이 제 2 도전막인 폴리실리콘막으로 채워져 스토리지 콘택 플러그(122)가 형성되고, 상기 스토리지 콘택 플러그(122)를 포함하여 상기 산화막(108)상에 에치 스톱 폴리실리콘막(124)이 형성되는데, 이 경우 2 가지 방법으로 상기 에치 스톱 폴리실리콘막(124)이 형성될 수 있다.
제 1 방법에서는, 상기 스토리지 콘택 홀(120)을 포함하여 상기 산화막(108)상에 폴리실리콘막(124)이 형성되고, 상기 폴리 실리콘막의 상부 일부분이 CMP 공정이나 폴리 에치백 공정으로 평탄화 식각된다. 이로써, 스토리지 콘택 플러그(122)와 200Å - 500Å 범위의 두께를 갖는 에치 스톱 폴리실리콘막(124)이 동시에 형성된다.
제 2 방법에서는, 상기 스토리지 콘택 홀(120)이 채워지도록 상기 산화막(108)상에 제 1 폴리실리콘막이 형성되고, 상기 산화막(108)상에 있는 상기 제 1 폴리실리콘막이 CMP 공정이나 폴리 에치백 공정으로 제거되어 스토리지 콘택 플러그(122)가 형성 된다. 상기 스토리지 콘택 플러그(122)를 포함하여 상기 산화막(108)상에 제 2 폴리실리콘막이 형성된다. 상기 제 2 폴리실리콘막이 CMP 공정이나 폴리 에치백 공정으로 평탄화 식각되어 200Å - 500Å 범위의 두께를 갖는 에치 스톱 폴리실리콘막(124)이 형성된다.
도 2c를 참조하면, 상기 에치 스톱 폴리실리콘막(124)상에 산화막 및 실리콘 질화막 중 어느 한 막이 형성된다. 후속 공정에서 스토리지 페턴(128a)이 과식각 되는 경우를 감안하여 400Å-1000Å의 두께를 더한 10400Å - 11000Å 범위를 갖는 두께로 제 2 절연막(126)이 형성된다.
상기 제 2 절연막(126)이 잘 알려진 포토 공정으로 식각되어 스토리지 노드 형성 영역(127)이 형성되고, 상기 스토리지 노드 형성 영역(127)이 채워지도록 상기 스토리지 노드 형성 영역(127)을 포함하여 상기 제 2 절연막(126)상에 제 3 도전막인 스토리지 노드 폴리실리콘막이 형성 된다. 이로써, 제 3 도전막 패턴인 스토리지 노드 패턴(128)이 형성된다.
상기 스토리지 노드 패턴(128)과 제 2 절연막(126)상의 스토리지 노드 폴리실리콘막이 폴리 에치백 공정이나 CMP공정으로 제거된다.
도 2d를 참조하면, 상기 에치 스톱 폴리실리콘막(124)상의 제 2 절연막(126)이 잘 알려진 습식 식각 방법으로 제거된다. 이 경우, 상기 에치 스톱 폴리실리콘막(124)이 식각 정지층으로 작용되어 상기 산화막(108)이 보호된다. 그런 후, 상기 스토리지 패턴(128)의 상부 일부, 즉 400Å - 1000Å범위의 두께를 갖는 상부 스토리지 패턴(128)과 200Å - 500Å의 두께인 에치 스톱 폴리실리콘막(124)이 폴리 에치백 기술로 제거된다. 이로써, 상기 에치 스톱 폴리실리콘막(124)과 스토리지 패턴(128)으로 구성되는 스토리지 노드(128a)가 형성된다.
이 경우, 상기 에치 스톱 폴리 실리리콘막(124)과 스토리지 패턴(1280이 제거되는 두께의 차는 과식각에 의해 발생된다. 즉, 상기 스토리지 패턴(128)은 스톱 에치 폴리실리콘막의 두께, 200Å - 500Å 범위를 감안한 과식각 공정으로, 400Å-1000Å의 두께가 더 식각된다.
이와 같은 방법에 의해서, 폴리실리콘막이 10000Å의 두께로 형성된 후, 스토리지 노드 형성 부위의 폴리실리콘막을 제외한 10000Å의 폴리실리콘막이 폴리 식각 기술로 식각되어 스토리지 노드가 형성되는 방법과는 달리, 절연막이 스토리지 노드 틀로 사용되고, 상기 스토리지 노드 틀에 폴리실리콘막을 증착하는 방법으로 스토리지 노드가 형성된다.
본 발명은 종래의 DRAM 셀 커패시터 제조방법에서, 스토리지 노드 형성 공정 중, 스토리지 노드와 스토리지 콘택 플러그가 오정렬 되었을 경우, 스토리지 노드 10000Å을 기준으로 해서 수행되는 폴리실리콘 식각 공정에 의해 스토리지 콘택 상부 영역이 과식각 됨으로써, 후속 세정 공정에서 스토리지 노드가 쓰러지는 문제점을 해결한 것으로서, 절연막이 먼저 형성되고, 식각되어 스토리지 노드가 형성될 틀을 만든 후, 상기 틀에 폴리실리콘막이 증착되어 기존의 스토리지 노드 10000Å을 기준으로 해서 수행되는 폴리 식각 공정이 배제될 수 있다. 따라서 스토리지 콘택 상부가 과식각 됨는 것을 방지할 수 있어, 후속 세정 공정 중 스토리지 노드가 쓰러지는 것이 방지될 수 있는 효과가 있다.
Claims (10)
- 반도체 기판(100)상에 형성된 제 1 절연막(108)을 식각하여 스토리지 콘택 홀(120)을 형성하는 공정과;상기 스토리지 콘택 홀(120)을 제 1 도전막으로 채워서 스토리지 콘택 플러그(122)를 형성하는 공정과;상기 스토리지 콘택 플러그(122)를 포함하여, 제 1 절연막(108)상에 제 2 도전막(124) 및 소정 두께를 갖는 두꺼운 제 2 절연막(126)을 차례로 형성하는 공정과;상기 제2 절연막(126)을 패터닝하여 상기 스토리지 콘택 플러그(122) 상부에 상기 제2 도전막(124)의 일 부분을 노출시키는 스토리지 노드 형성 영역(127)을 형성하는 공정과;상기 스토리지 노드 형성 영역(127) 내에 상기 제 2 도전막과 동일한 물질막으로 이루어진 제 3 도전막 패턴(128)을 형성하는 공정과;상기 제 2 절연막(126)을 제거하여 제 3 도전막 패턴(128)의 외측벽을 노출시키는 공정과;상기 제 3 도전막 패턴(128) 양측에 있는 제 1 절연막(108)이 노출되도록 상기 제 2 도전막(124)을 식각하여, 상기 제 3 도전막 패턴(128) 및 그 아래에 잔존하는 2 도전막으로 구성되는 스토리지 노드(128a)를 형성하는 공정을 포함하는 DRAM 셀 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막(108)은 산화막인 DRAM 셀 커패시터 제조 방법.
- 제 1 항에 있어서,상기 스토리지 콘택 플러그(122)의 상부 직경은 100nm - 130nm의 범위를 갖는 DRAM 셀 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 2 도전막(124)은 200Å - 500Å 범위의 두께를 갖고, 상기 제 2 절연막(126)은 10400Å - 11000Å의 범위의 두께로 형성되는 실리콘 질화막 및 산화막 중 어느 하나인 DRAM 셀 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 2 절연막(126)을 제거하는 공정은 습식 식각 공정으로 실시하는 DRAM 셀 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 2 도전막(124)의 식각은 에치백 공정으로 수행되는 DRAM 셀 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 2 도전막(124)은 상기 제 2 절연막(126)의 패터닝 공정에서 식각 정지층(etch stopper)으로 작용하는 DRAM 셀 커패시터 제조 방법.
- 제 1 항에 있어서,상기 스토리지 노드(128a)는 약 10000Å의 두께로 형성되는 DRAM 셀 커패시터 제조 방법.
- 반도체 기판(100)상에 형성된 제 1 절연막(108)을 식각하여 스토리지 콘택 홀(120)을 형성하는 공정과;상기 스토리지 콘택 홀(120)이 채워지도록, 상기 스토리지 콘택 홀(120)을 포함하여 상기 제 1 절연막(108)상에 제 1 도전막(122,124)을 형성하는 공정과;상기 제 1 도전막(124,122)상에 제 2 절연막(126)을 형성하는 공정과;상기 제 2 절연막을 패터닝하여 상기 스토리지 콘택홀(120) 상부에 상기 제1 도전막(124, 122)의 일부분을 노출시키는 스토리지 노드 형성 영역(127)을 형성하는 공정과;상기 스토리지 노드 형성 영역(127)내에 있는 상기 제 1 도전막과 동일한 물질막으로 이루어진 제 2 도전막 패턴(128)을 형성하는 공정과;상기 제 2 절연막(126)을 제거하여 제 2 도전막 패턴(128)의 외측벽을 노출시키는 공정과;상기 제 2 도전막 패턴(128) 양측의 제 1 절연막(108)이 노출되도록 상기 제 1 도전막(124)을 식각하여 상기 제2 도전막 패턴(128) 및 그 아래에 잔존하는 제 1 도전막으로 구성되는 스토리지 노드(128a)를 형성하는 공정을 포함하는 DRAM 셀 커패시터 제조 방법.
- 제 9 항에 있어서,상기 제 1 도전막(124)은 상기 제 2 절연막(126)의 패터닝 공정에서 식각 정지층으로 작용하는 DRAM 셀 커패시터 제조 방법.
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Citations (1)
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