KR100303059B1 - 디램셀커패시터의제조방법 - Google Patents
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Abstract
Description
Claims (10)
- 반도체 기판(100)상에 형성된 제 1 절연막(108)을 식각하여 스토리지 콘택 홀(120)을 형성하는 공정과;상기 스토리지 콘택 홀(120)을 제 1 도전막으로 채워서 스토리지 콘택 플러그(122)를 형성하는 공정과;상기 스토리지 콘택 플러그(122)를 포함하여, 제 1 절연막(108)상에 제 2 도전막(124) 및 소정 두께를 갖는 두꺼운 제 2 절연막(126)을 차례로 형성하는 공정과;상기 제2 절연막(126)을 패터닝하여 상기 스토리지 콘택 플러그(122) 상부에 상기 제2 도전막(124)의 일 부분을 노출시키는 스토리지 노드 형성 영역(127)을 형성하는 공정과;상기 스토리지 노드 형성 영역(127) 내에 상기 제 2 도전막과 동일한 물질막으로 이루어진 제 3 도전막 패턴(128)을 형성하는 공정과;상기 제 2 절연막(126)을 제거하여 제 3 도전막 패턴(128)의 외측벽을 노출시키는 공정과;상기 제 3 도전막 패턴(128) 양측에 있는 제 1 절연막(108)이 노출되도록 상기 제 2 도전막(124)을 식각하여, 상기 제 3 도전막 패턴(128) 및 그 아래에 잔존하는 2 도전막으로 구성되는 스토리지 노드(128a)를 형성하는 공정을 포함하는 DRAM 셀 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막(108)은 산화막인 DRAM 셀 커패시터 제조 방법.
- 제 1 항에 있어서,상기 스토리지 콘택 플러그(122)의 상부 직경은 100nm - 130nm의 범위를 갖는 DRAM 셀 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 2 도전막(124)은 200Å - 500Å 범위의 두께를 갖고, 상기 제 2 절연막(126)은 10400Å - 11000Å의 범위의 두께로 형성되는 실리콘 질화막 및 산화막 중 어느 하나인 DRAM 셀 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 2 절연막(126)을 제거하는 공정은 습식 식각 공정으로 실시하는 DRAM 셀 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 2 도전막(124)의 식각은 에치백 공정으로 수행되는 DRAM 셀 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 2 도전막(124)은 상기 제 2 절연막(126)의 패터닝 공정에서 식각 정지층(etch stopper)으로 작용하는 DRAM 셀 커패시터 제조 방법.
- 제 1 항에 있어서,상기 스토리지 노드(128a)는 약 10000Å의 두께로 형성되는 DRAM 셀 커패시터 제조 방법.
- 반도체 기판(100)상에 형성된 제 1 절연막(108)을 식각하여 스토리지 콘택 홀(120)을 형성하는 공정과;상기 스토리지 콘택 홀(120)이 채워지도록, 상기 스토리지 콘택 홀(120)을 포함하여 상기 제 1 절연막(108)상에 제 1 도전막(122,124)을 형성하는 공정과;상기 제 1 도전막(124,122)상에 제 2 절연막(126)을 형성하는 공정과;상기 제 2 절연막을 패터닝하여 상기 스토리지 콘택홀(120) 상부에 상기 제1 도전막(124, 122)의 일부분을 노출시키는 스토리지 노드 형성 영역(127)을 형성하는 공정과;상기 스토리지 노드 형성 영역(127)내에 있는 상기 제 1 도전막과 동일한 물질막으로 이루어진 제 2 도전막 패턴(128)을 형성하는 공정과;상기 제 2 절연막(126)을 제거하여 제 2 도전막 패턴(128)의 외측벽을 노출시키는 공정과;상기 제 2 도전막 패턴(128) 양측의 제 1 절연막(108)이 노출되도록 상기 제 1 도전막(124)을 식각하여 상기 제2 도전막 패턴(128) 및 그 아래에 잔존하는 제 1 도전막으로 구성되는 스토리지 노드(128a)를 형성하는 공정을 포함하는 DRAM 셀 커패시터 제조 방법.
- 제 9 항에 있어서,상기 제 1 도전막(124)은 상기 제 2 절연막(126)의 패터닝 공정에서 식각 정지층으로 작용하는 DRAM 셀 커패시터 제조 방법.
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