KR100219507B1 - 강유전체 커패시터의 하부전극용 물질층으로 된로컬 인터커넥션을 구비한 반도체장치의 금속배선구조체 및 그 제조방법 - Google Patents
강유전체 커패시터의 하부전극용 물질층으로 된로컬 인터커넥션을 구비한 반도체장치의 금속배선구조체 및 그 제조방법 Download PDFInfo
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Abstract
강유전체 커패시터를 구비한 반도체 장치의 금속배선 구조체 및 그 제조방법에 관하여 개시한다. 본 발명에 의하면, 강유전체 커패시터의 하부전극용으로 증착된 백금층이 셀어레이 영역에서는 커패시터의 하부전극으로 패터닝되어지고 주변회로 영역에서는 로컬 인터커넥션으로 되는 제1 금속배선으로 패터닝되어진다. 제2 금속배선은 알루미늄으로 이루어진다. 제1 금속배선 및 제2 금속배선을 포함하는 본 발명의 금속배선 구조체에서는 오믹층인 Ti층을 사용하지 않으므로 강유전체 커패시터의 분극특성 열화가 억제되어진다.
Description
본 발명은 반도체 장치의 금속배선구조체 및 그 제조방법에 관한 것으로, 상세하게는 강유전체 커패시터의 하부전극 물질층을 주변회로 영역에서 로컬 인터커넥션(local interconnection)으로 사용하는 반도체장치의 금속배선 구조체 및 그 제조방법에 관한 것이다.
반도체 장치, 예컨대 DRAM(Dynamic Random Acess Memory), FRAM(Ferro electric RAM) 등의 집적도가 증가함에 따라, PZT(PbZrTiO3) 혹은 BST(BaSrTiO3)와 같은 강유전체 물질이 커패시터의 유전체막으로 응용되고 있다.
강유전체는 종래의 산화막, 실리콘 나이트라이드막, 또는 탄탈륨 펜트옥사이드막들과는 달리 자발분극(spontaneous polarization) 특성을 가지며 그 유전상수는 보통 수백에서 1000 정도인 물질을 말한다.
강유전체 커패시터의 상부 및 하부전극은 통상 내산화성을 갖는 백금족 원소로 이루어진다. 상기 강유전체 커패시터의 하부전극은 폴리실리콘 또는 텅스텐으로 이루어진 콘택플러그에 연결되어지고 그 상부전극은 알루미늄으로 이루어진 금속배선층에 연결되어진다. 그런데 이 상부 및 하부전극을 구성하는 백금은 알루미늄과 상호반응하여 강유전체 커패시터의 분극특성을 열화시키는 문제가 있다. 이를 방지하기 위해서는 강유전체 커패시터와 알루미늄의 사이에 배리어막(barrier layer)을 구비할 필요가 있다. 한편, 금속배선을 형성할 때 그 접촉저항을 좋게 하려면 Ti층과 같은 오믹층(ohmic layer)을 배리어막과 금속막 사이에 개재할 필요가 있다.
이하 도 1을 참조하여 종래의 강유전체 커패시터를 구비한 반도체장치의 금속배선구조를 설명한다.
도 1은 셀어레이 영역 및 주변회로영역의 금속배선을 설명하기 위한 단면도이다. 도 1에 도시한 바와 같이, 셀어레이 영역에서는 반도체 기판(1) 상에 필드산화막(2)과, 소오스 드레인 영역(3, 5) 및 워드라인 역할을 하는 게이트 전극(7)을 포함하는 트랜지스터와, 비트라인(11)이 구비되고, 그 상부에 스토리지 콘택홀을 갖는 층간절연막인 제1 ILD(Interlayer dielectric)층(13) 및 제2 ILD층(15)이 순차 적층되어 있다. 상기 스토리지 콘택홀에는 텅스텐 플러그(17)가 채워지고, 상기 텅스텐 플러그(17) 상에는 하부전극(19), 강유전체막(21), 및 상부전극(23)이 순차형성되어 강유전체 커패시터가 구비되어진다. 상기 강유전체 커패시터의 측면 및 상부에는 확산방지막(24)이 구비된다. 상기 커패시터의 상부에는 비어홀을 구비하는 층간절연막인 제1 IMD(Intermetal dielectric)층(27) 및 제2 IMD층(29)이 적층되어 있다. 상기 비어홀에는 제2 금속배선(31)이 연결되어진다. 한편, 상기 강유전체 커패시터의 상부에는 Ti층(25)이 오믹층으로 형성되어진다. 또한 이 오믹층의 상부에는 TiN막(33)이 배리어막(barrier layer)으로 개재되어진다. 따라서 커패시터 상부전극과 제2 금속배선의 사이에는 Ti/TiN층이 개재되어진다.
도 1에 도시한 바와 같이, 셀어레이 영역과 인접하는 주변회로영역에서는 필드산화막(2)이 형성되어 있는 반도체 기판(1) 상에 게이트 전극(7, 9) 및 비트라인(11)이 형성되고, 그 상부에 콘택홀을 구비하는 제1 ILD층(13), 제2 ILD층(15), 및 제1 IMD층(27)이 순차형성된다. 상기 콘택홀에는 제1 금속배선(35)이 형성된다. 도 1로부터 상기 주변회로 영역의 콘택홀의 단차가 상당히 높은 것을 알 수 있다. 이 콘택홀의 단차는 약 1.5㎛ 정도인 바, 이 정도로 단차가 커지게 되면 콘택홀에 금속을 매립하는 공정에서 콘택홀 내에 보이드가 형성되는 문제가 발생한다. 상기 제1 금속배선(35)의 상부에는 비어홀을 구비하는 제2 IMD층(29)이 형성되며, 이 비어홀에 제2 금속배선(31)이 채워지면서 제1 금속배선(35)의 소정부분에 연결되어진다. 이때 금속과 금속 간의 콘택저항을 좋게 하기 위하여 오믹층인 Ti층(25)이 개재되어진다. 또한 배리어막인 TiN막(33)이 개재되어진다.
도 1로부터 알 수 있듯이, 제1 금속배선(35)과 제2 IMD층(29)을 형성한 후 셀어레이 영역과 주변회로 영역에서 각각 비어홀을 형성한다. 이때 비어홀이 형성되는 부위는 셀어레이 영역에서는 커패시터 상부전극(23)의 상부이고 주변회로영역에서는 제1금속배선(35)의 상부이다. 이 비어홀에는 알루미늄으로 이루어진 제2 금속배선(31)이 증착되어진다. 상기 제2 금속배선(31)을 비어홀에 증착할 때 먼저 오믹층으로서 Ti층(25)과 배리어막인 TiN막(33)을 비어홀의 저부에 증착한다. 따라서 비어홀의 저부는 Ti/TiN/Al의 적층구조를 가지게 된다.
그러나 위와 같이 비어홀의 저부에 Ti층을 증착하는 경우 커패시터 형성 후의 후속 열공정에서 강유전체 커패시터의 잔류분극 특성이 열화되는 문제점이 있다. 이는 Ti 증착 후의 고온 패시베이션(passivation) 공정 또는 제2 금속배선의 고온열처리 공정에서 Ti이 백금을 통해 확산되어 강유전체막의 페롭스카이트 구조에 결함을 일으키기 때문인 것으로 알려져 있다.
상기 Ti로 인한 문제점을 해결하기 위하여 제2 금속배선을 형성하는 공정에서 Ti/TiN막을 아예 사용하지 않고 알루미늄만을 사용하는 방법이 제안된 바 있다. 그러나 이 방법에 의하면 알루미늄이 후속하는 고온 열처리공정에서 백금전극과 반응하면서 역시 강유전체 커패시터의 분극특성을 열화시키는 문제를 발생시킨다.
한편, 상기 Ti로 인한 강유전체 커패시터의 분극특성의 문제를 해결하기 위하여 오믹층인 Ti층을 사용하지 않고 배리어막인 TiN막과 알루미늄만을 사용하는 방법이 제안된 바 있다. 그러나 이 방법에 의하면 강유전체 커패시터의 분극특성이 열화되는 문제는 해결되어지나 주변회로 영역쪽에서 비어콘택저항의 실패가 발생하는 문제가 있다.
결국 현재의 금속배선방법에 의하면 셀어레이 영역의 강유전체 커패시터의 분극특성유지와 주변회로 영역의 콘택저항확보를 동시에 달성하기 어려운 한계가 있다.
따라서, 본 발명의 기술적 과제는 셀어레이 영역의 강유전체 커패시터의 분극특성에 손상을 주지 않으면서도 주변회로 영역에서의 콘택저항을 좋게 할 수 있는 반도체장치의 금속배선 구조체 및 그 제조방법을 제공하는데 있다.
도 1은 종래의 강유전체 커패시터를 구비한 반도체장치 금속배선구조체를 나타낸 단면도이다.
도 2a 내지 도 2d는 본 발명에 따른 강유전체 커패시터를 구비한 반도체장치 금속배선구조체의 제조공정을 순서대로 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 강유전체 커패시터의 하부전극물질층 자체를 주변회로 영역에서 로컬 인터커넥션(local interconnection)으로 사용하는 반도체장치의 금속배선 구조체 및 그 제조방법을 제공한다.
본 발명에 의하면, 셀어레이 영역과 주변회로 영역으로 구분된 반도체 기판과; 상기 반도체 기판 상에 형성되고, 상기 셀어레이 영역 및 주변회로 영역에 각각 콘택플러그들을 구비하는 제1 층간절연층과; 상기 셀어레이 영역의 콘택플러그의 상부에 형성된 강유전체 커패시터와; 상기 강유전체 커패시터의 하부전극용으로 증착된 금속으로 이루어지며, 상기 주변회로영역의 콘택플러그의 상부에 구비되어 로컬 인터커넥션으로 되는 제1 금속배선과; 상기 강유전체 커패시터 및 상기 제1 금속배선의 상부에 형성되되, 상기 강유전체 커패시터의 상부전극과 상기 제1 금속배선을 각각 노출시키는 비어홀들을 구비하는 제2 층간절연막과; 상기 비어홀을 통하여 상기 강유전체 커패시터 및 상기 제1 금속배선에 연결되는 제2 금속배선을 포함하여 구성된 것을 특징으로 하는 강유전체 커패시터를 구비한 반도체장치의 금속배선 구조체가 제공된다.
상기 제1 금속배선은 커패시터 하부전극 물질인 백금족 원소로 이루어지며 로컬 인터커넥션으로 작용한다. 상기 제2 금속배선은 알루미늄으로 이루어진다.
본 발명에 의하면, 주변회로 영역에서는 상기 제1 금속배선과 제2 금속배선이 소정 위치의 비어홀에서 연결되어 이중금속배선을 형성하고 셀어레이 영역에서는 상기 제2 금속배선이 커패시터의 상부전극에 연결된 비어홀을 통하여 커패시터와 연결되어진다. 이때 상기 비어홀의 저부에 배리어막이 추가로 구비되어진다. 이 배리어막은 TiN으로 이루어진다. 이로부터 본 발명의 금속배선 구조체는 Ti층과 같은 오믹층을 사용하지 않는 것을 알 수 있다. 즉 상기 제1 금속배선과 제2 금속배선이 연결되는 부분은 백금/TiN/알루미늄의 적층구조를 가진다.
나아가, 상기 금속배선 구조체를 제조하기 위한 본 발명의 제조방법에 의하면, 셀어레이 영역과 주변회로영역으로 구분된 반도체 기판 상에 콘택플러그들을 구비한 제1 층간절연층을 형성하는 단계; 상기 제1 층간절연층의 상부에 제1 금속층, 강유전체 물질층, 및 상부전극 물질층을 순차 형성하는 단계; 상기 상부전극 물질층과 강유전체 물질층을 사진식각하여 상기 셀어레이 영역의 상기 콘택플러그 상부에 상부전극과 강유전체막을 형성하고, 주변회로 영역에서는 상기 상부전극 물질층과 강유전체 물질층을 식각하여 제거하는 단계; 상기 제1 금속층을 패터닝하여 상기 셀어레이 영역에 강유전체 커패시터를 형성하고 상기 주변회로영역에 제1 금속배선을 형성하는 단계; 상기 셀어레이 영역에서 상기 강유전체 커패시터의 상부전극을 노출시키고 상기 주변회로 영역에서 상기 제1 금속배선을 노출시키도록 형성된 비어홀들을 구비하는 제2 층간절연층을 형성하는 단계; 및 상기 비어홀에 제2 금속배선을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 강유전체 커패시터를 구비한 반도체장치의 금속배선방법이 제공되어진다.
상기 제2 금속배선을 형성하는 단계 전에, 상기 비어홀의 저부에 TiN막과 같은 배리어막을 형성하는 단계를 추가로 포함하는 것이 바람직하다.
이상 설명한 바와 같은 본 발명에 의하면 공정이 단순하고 용이해질 뿐만 아니라 강유전체 커패시터의 분극특성의 열화가 억제되어진다.
구체적으로 주변회로 영역의 제1 층간절연층에 구비되는 콘택홀의 단차가 낮아지기 때문에 상기 콘택홀을 매립하는 공정이 용이해진다. 또한, 제2 금속배선이 각각 백금으로 된 강유전체 커패시터의 상부전극 및 제1 금속배선과 연결되기 때문에 콘택저항을 확보하는 것이 용이해진다. 이와 관련하여, 본 발명에서는 상기 비어홀들에 제2 금속배선을 증착할 때 오믹층인 Ti층을 사용하지 않아도 되므로 Ti의 확산으로 인한 커패시터 분극특성의 열화가 일어나지 않는다.
이하 첨부도면을 참조하여 본 발명을 더욱 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치 금속배선구조체의 제조공정을 나타낸 단면도들이다.
도 2a를 참조하면, 반도체 기판(101)의 셀어레이 영역 상에 스토리지 콘택홀을 구비한 제1 층간절연층(103) 및 식각저지막(105)이 순차 적층되어진다. 상기 스토리지 콘택홀에는 텅스텐, 폴리실리콘 등의 도전물질이 채워지면서 콘택플러그(107)를 형성한다.
이 때, 반도체 기판(101)의 주변회로 영역 상에는 게이트(205) 및 비트라인(207)이 형성된다. 다음 제1 층간절연층(103)이 형성된다. 상기 제1 층간절연층(103)에는 반도체 기판(101), 게이트(205) 및 비트라인(207)을 각각 노출시키는 콘택홀이 형성된다. 이 콘택홀에 상기 반도체 기판(101), 게이트(205) 및 비트라인(207)을 전기적으로 연결시키는 콘택플러그들(211a, 211b, 211c)이 형성된다. 상기 콘택플러그들(211a, 211b, 211c)은 텅스텐의 증착과 이에 후속한 CMP(Chemical Mechanical Polishing) 또는 에치백공정을 통해 형성된다. 에치백 또는 CMP는 식각저지막(105)의 표면이 드러날 때까지 수행된다.
상기 셀어레이 영역 및 주변회로 영역의 결과물의 상부에는 제1 금속층(109), 강유전체 물질층(111), 및 상부전극 물질층(113)이 순차적층되어진다. 상기 제1 금속층(109)은 셀어레이 영역에서는 커패시터의 하부전극으로 패터닝되고 주변회로 영역에서는 로컬 인터커넥션으로 형성된다.
상기 제1 금속층(109) 및 상부전극 물질층(113)은 내산화성이 있는 백금족 원소로 이루어진다. 상기 강유전체 물질층(111)은 BST나 PZT 등과 같은 페롭스카이트 결정구조를 갖는 물질로 이루어진다.
도 2b를 참조하면, 상기 상부전극 물질층(113)과 강유전체 물질층(111)을 사진식각하여, 셀어레이 영역에서는 콘택플러그(107)의 상부에 상부전극(113')과 강유전체막(111')을 형성하고 주변회로 영역에서는 상기 상부전극 물질층(113)과 강유전체 물질층(111)을 제거한다.
도 2c를 참조하면, 상기 제1 금속층(109)을 패터닝하여 셀어레이 영역에서는 커패시터의 하부전극(109a)을 형성하고 주변회로 영역에서는 로컬 인터커넥션이 될 제1 금속배선(109b)을 형성한다.
도 2c에 도시된 바와 같이, 본 발명의 로컬 인터커넥션, 즉 제1 금속배선(109b)은 제1 층간절연층(103)의 상부에 형성된다. 상기 제1 층간절연층(103)의 높이는 종래기술에서의 제2 ILD층(도 1의 15)의 높이에 대응한다. 종래기술에 따르면 제1 금속배선(도 1의 35)이 상기 제2 ILD층보다 높은 위치의 제1 IMD층(도 1의 27)의 상부에 형성된다. 따라서 본 발명의 로컬 인터커넥션, 즉 제1 금속배선(109b)은 종래기술에서보다 낮은 위치에서 형성되며, 상기 제1 금속배선(109b)을 반도체 기판의 액티브 콘택에 연결시키는 콘택홀은 종래의 것보다 그 단차가 줄어든 것임을 알 수 있다.
또한 상기 제1 금속배선(109b)은 강유전체 커패시터의 하부전극용인 제1 금속층(109)을 패터닝함으로써 얻어지므로 그 구성물질이 백금족인 것을 알 수 있다. 따라서 종래의 알루미늄을 사용한 금속배선방법에서와 달리 오믹층인 Ti층을 사용하지 않아도 콘택저항이 증대하지 않는다.
도 2d를 참조하면, 상기 셀어레이 영역 및 주변회로 영역의 결과물의 상부에 제2 층간절연층(115)을 형성한다. 이 때, 제2 금속배선(119)을 연결하기 위하여, 셀어레이 영역에서는 커패시터의 상부에 비어홀을 형성하고 주변회로 영역에서는 상기 제1 금속배선(109b)의 상부에 비어홀을 형성한다.
상기 제2 금속배선(119)을 연결하기 위하여 먼저 비어홀의 저부에 TiN막과 같은 배리어막(117)을 형성한 다음 그 상부에 알루미늄으로 이루어진 제2 금속배선(119)을 형성한다. 즉 제2 금속배선 형성시에 비어홀의 저부에 배리어막만을 형성하고 오믹층인 Ti층을 형성하지 않는다. 따라서 셀어레이 영역의 강유전체 커패시터에 Ti 확산으로 인한 분극특성열화가 발생하지 않는다. 또한 제1 금속배선(109b)이 백금족 원소로 이루어져 있기 때문에 주변회로 영역의 제1 금속배선(109b) 및 제2 금속배선(119) 간의 접촉에 있어서 알루미늄끼리의 접촉시에서와 같은 콘택저항의 증대가 발생하지 않는다.
본 발명이 비록 상기 실시예 및 도면을 통하여 설명되어지긴 하였으나, 본 발명을 상기 실시예 및 도면에 나타난 범위로 한정하여 해석해서는 안된다. 상기 실시예를 통하여 설명되지 않은 사항도 그것이 당업자에 자명한 사항이라면 본 발명의 기술적 사상의 범위에 포함되는 것으로 해석하여야 한다.
상술한 바와 같이 본 발명의 반도체장치 금속배선구조체에서는 강유전체 커패시터의 하부전극용 물질을 금속배선의 작용을 하는 로컬 인터커넥션으로 활용함으로써 금속배선 공정시 셀어레이 영역 및 주변회로영역에서 일어나는 문제들이 동시에 해결되어진다. 구체적으로 주변회로부의 콘택저항 실패, 셀어레이 영역에서의 강유전체 커패시터의 분극특성열화의 문제가 동시에 해결되어진다.
Claims (11)
- 셀어레이 영역과 주변회로 영역으로 구분된 반도체 기판;상기 반도체 기판 상에 형성되고, 상기 셀어레이 영역 및 주변회로 영역에 각각 콘택플러그들을 구비하는 제1 층간절연층;상기 셀어레이 영역의 콘택플러그의 상부에 형성된 강유전체 커패시터;상기 강유전체 커패시터의 하부전극용으로 증착된 금속으로 이루어지며, 상기 주변회로영역의 콘택플러그의 상부에 구비되어 로컬 인터커넥션으로 되는 제1 금속배선;상기 강유전체 커패시터 및 상기 제1 금속배선의 상부에 형성되되, 상기 강유전체 커패시터의 상부전극과 상기 제1 금속배선을 각각 노출시키는 비어홀들을 구비하는 제2 층간절연막; 및상기 비어홀들을 통하여 상기 강유전체 커패시터 및 상기 제1 금속배선에 연결되는 제2 금속배선을 포함하여 구성된 것을 특징으로 하는 강유전체 커패시터를 구비한 반도체장치의 금속배선 구조체.
- 제1항에 있어서, 상기 콘택플러그는 텅스텐으로 이루어진 것을 특징으로 하는 강유전체 커패시터를 구비한 반도체장치의 금속배선 구조체.
- 제1항에 있어서, 상기 강유전체 커패시터의 하부전극 및 상기 제1 금속배선은 백금족 원소로 이루어진 것을 특징으로 하는 반도체장치의 금속배선 구조체.
- 제1항에 있어서, 상기 제2 금속배선은 알루미늄으로 이루어진 것을 특징으로 하는 반도체장치의 금속배선 구조체.
- 제1항에 있어서, 상기 제2 금속배선은 그 하부에 배리어막을 추가로 구비하는 것을 특징으로 하는 강유전체 커패시터를 구비한 반도체장치의 금속배선 구조체.
- 제5항에 있어서, 상기 배리어막은 TiN으로 이루어진 것을 특징으로 하는 강유전체 커패시터를 구비한 반도체장치의 금속배선 구조체.
- 셀어레이 영역과 주변회로영역으로 구분된 반도체 기판 상에 콘택플러그들을 구비한 제1 층간절연층을 형성하는 단계;상기 제1 층간절연층의 상부에 제1 금속층, 강유전체 물질층, 및 상부전극 물질층을 순차 적층하는 단계;상기 상부전극 물질층과 상기 강유전체 물질층을 사진식각하여 상기 셀어레이 영역의 상기 콘택 플러그 상부에 상부전극과 강유전체막을 형성하고 상기 주변회로 영역에서는 상기 상부전극 물질층과 강유전체 물질층을 제거하는 단계;상기 제1 금속층을 패터닝하여 상기 셀어레이 영역에 강유전체 커패시터의 하부전극을 형성하고 상기 주변회로 영역에 제1 금속배선을 형성하는 단계;상기 셀어레이 영역에서 커패시터 상부전극을 노출시키고 상기 주변회로 영역에서 상기 제1 금속배선을 노출시키도록 형성된 비어홀들을 구비하는 제2 층간절연층을 형성하는 단계; 및상기 비어홀에 제2 금속배선을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 강유전체 커패시터를 구비한 반도체장치의 금속배선구조체 제조방법.
- 제7항에 있어서, 상기 콘택플러그는 텅스텐으로 이루어진 것을 특징으로 하는 강유전체 커패시터를 구비한 반도체장치의 금속배선구조체 제조방법.
- 제7항에 있어서, 상기 제1 금속층은 백금족 원소로 이루어진 것을 특징으로 하는 강유전체 커패시터를 구비한 반도체장치의 금속배선구조체 제조방법.
- 제7항에 있어서, 상기 제2 금속배선은 알루미늄으로 이루어진 것을 특징으로 하는 강유전체 커패시터를 구비한 반도체장치의 금속배선구조체 제조방법.
- 제7항에 있어서, 상기 제2 금속배선을 형성하는 단계 전에, 상기 비어홀의 저부에 배리어막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 강유전체 커패시터를 구비한 반도체장치의 금속배선구조체 제조방법.
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| US6162686A (en) * | 1998-09-18 | 2000-12-19 | Taiwan Semiconductor Manufacturing Company | Method for forming a fuse in integrated circuit application |
| US6545359B1 (en) * | 1998-12-18 | 2003-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Wiring line and manufacture process thereof, and semiconductor device and manufacturing process thereof |
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