KR100358163B1 - 강유전체 메모리 소자의 제조 방법 - Google Patents

강유전체 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 캐패시터와 트랜지스터간 배선 특성을 향상시킨 강유전체 메모리 소자의 제조 방법에 관한 것으로, 이를 위한 본 발명은 트랜지스터가 형성된 반도체 기판 상부에 상기 트랜지스터의 일측에 접속되는 비트라인과 상기 트랜지스터의 타측에 접속되는 캐패시터의 콘택패드를 동시에 형성하는 단계, 상기 비트라인과 상기 콘택패드를 포함한 전면에 제1절연막을 형성하는 단계, 상기 제1층간절연막의 소정 표면상에 하부전극, 강유전체 및 상부전극을 구비하는 캐패시터를 형성하는 단계, 상기 캐패시터를 포함한 전면에 제2층간절연막과 접착층을 차례로 형성하는 단계, 상기 접착층과 제2층간절연막을 식각하여 상기 캐패시터의 상부전극과 상기 콘택패드를 전기적으로 연결하기 위한 콘택홀을 형성하는 단계, 및 상기 캐패시터의 상부전극과 동일한 물질을 이용하여 상기 콘택홀을 통해 상기 콘택패드와 상부전극을 전기적으로 연결하는 국부배선을 형성하는 단계를 포함하여 이루어진다.

Description

강유전체 메모리 소자의 제조 방법{METHOD FOR MANUFACTURING FERROELECTRIC MEMORY DEVICE}
본 발명은 강유전체 메모리 소자의 제조 방법에 관한 것으로, 특히 강유전체 캐패시터와 트랜지스터간 배선의 신뢰성을 향상시키도록 한 강유전체 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 강유전체 메모리 소자(Ferroelectric Ramdom Access Memory; 이하 'FeRAM') 제조시 셀밀도(cell density)가 증가함에 따라 메가(Mega)급 FeRAM에서는 캐패시터의 면적을 증가시키기 위해서 텅스텐폴리사이드(W-polycide), 텅스텐실리사이드(WSi2) 또는 메탈-텅스텐(metal-W) 등으로 이루어진 비트라인을 캐패시터 하부에 미리 형성시킴과 동시에 캐패시터와 셀 트랜지스터를 전기적으로 연결시키기 위해 비트라인 형성공정에서 동시에 콘택패드(Contact pad)를 형성시킨다.
또한, 도 1 에 도시된 바와 같이, 필드산화막(2)에 의해 활성영역이 정의되고 불순물확산층(5,6,7), 게이트절연막(3)을 포함한 워드라인(4), 비트라인(8)을 포함하는 셀 트랜지스터 공정이 이루어진 반도체 기판(1) 상부에 층간절연막(10)을 증착하고 패터닝 및 식각 공정을 실시하여 콘택홀(도시 생략)을 형성한다. 이어 상기 콘택홀내에 텅스텐을 매립하여 텅스텐플러그(W plug)(9)를 형성한 다음, 이어 상기 층간절연막(10) 상부에 하부전극(11), 강유전체막(12), 상부전극(13)으로 이루어진 강유전체 캐패시터(14)를 형성한다. 그리고 상기 강유전체 캐패시터(14)를포함한 전면에 제 2 층간절연막(15)을 증착하고 패터닝 및 식각 공정을 실시하여 상기 텅스텐플러그(9), 상부전극(13)의 표면이 노출되도록 콘택홀을 형성한다.
이어 콘택홀을 포함한 제 2 층간절연막(15) 상에 티타늄나이트라이드(TiN) (16)를 증착하고 패터닝 및 식각하여 상기 티타늄나이트라이드(16)를 통해 상기 텅스텐플러그(9)와 상부전극(13)을 전기적으로 연결한다.
이 경우, 캐패시터의 강유전체막(12)의 강유전특성을 확보하기 위한 후속 열공정시 텅스텐플러그(9)에서 티타늄나이트라이드(TiN)(16)의 열화와 함께 콘택저항이 증가하는 문제점이 있으며, 티타늄나이트라이드(TiN)의 열화와 함께 생성될수 있는 프리티타늄(Free Ti)의 상부전극(13)로의 확산에 의한 강유전체 캐패시터의 전기적 특성 열화가 발생된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 강유전체 캐패시터와 셀트랜지스터의 콘택패드 또는 콘택플러그에서 낮은 접촉저항을 확보함과 동시에 강유전 캐패시터의 강유전성을 확보하는데 적합한 강유전체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 강유전체 메모리 소자를 나타낸 도면,
도 2a 내지 도 2c 는 본 발명의 일실시예에 따른 강유전체 메모리 소자의 제조 공정 단면도,
도 3 은 본 발명의 다른 실시예에 따른 강유전체 메모리 소자를 나타낸 도면.
*도면의 주요부분에 대한 부호의 설명*
20 : 반도체 기판 22b : 워드라인
23 : 불순물확산층 24 : 제 1 층간절연막
25 : 비트라인 26 : 콘택패드
27 : 제 2 층간절연막 28 : 하부전극
29 : 강유전체막 30 : 상부전극
31 : 강유전체 캐패시터 32 : 제 3 층간절연막
33 : 산화물층 34 : 국부배선
상기의 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자의 제조 방법은 트랜지스터가 형성된 반도체 기판 상부에 상기 트랜지스터의 일측에 접속되는 비트라인과 상기 트랜지스터의 타측에 접속되는 캐패시터의 콘택패드를 동시에 형성하는 단계, 상기 비트라인과 상기 콘택패드를 포함한 전면에 제1층간절연막을 형성하는 단계, 상기 제1층간절연막의 소정 표면상에 하부전극, 강유전체 및 상부전극을 구비하는 캐패시터를 형성하는 단계, 상기 캐패시터를 포함한 전면에 제2층간절연막과 접착층을 차례로 형성하는 단계, 상기 접착층과 제2층간절연막을 식각하여 상기 캐패시터의 상부전극과 상기 콘택패드를 전기적으로 연결하기 위한 콘택홀을 형성하는 단계, 및 상기 캐패시터의 상부전극과 동일한 물질을 이용하여 상기 콘택홀을 통해 상기 콘택패드와 상부전극을 전기적으로 연결하는 국부배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c 는 본 발명의 일실시예에 따른 강유전체 메모리 소자의 제조 방법을 나타낸 도면으로서, 콘택패드와 비트라인을 동시에 형성됨을 나타낸다.
도 2a에 도시된 바와 같이, 필드산화막(21)이 형성된 반도체 기판(20) 상부에 게이트산화막(22a) 및 게이트전극물질을 증착하고 패터닝 및 식각 공정을 실시하여 다수개의 워드라인(22b)을 형성한다. 이어 워드라인(22b)을 마스크로 이용한 불순물 이온주입으로 상기 워드라인(22b) 양측의 반도체 기판(20) 표면내에 불순물확산층(23)을 형성한다. 이어 상기 워드라인(22b)을 포함한 반도체 기판(20) 상부에 제 1 층간절연막(24)을 증착하고 패터닝 및 식각 공정을 실시하여 워드라인(22) 양측에 비트라인 콘택홀(도시 생략)과 패드 콘택홀(도시 생략)을 동시에 형성한다.
이어 상기 콘택홀들을 포함한 전면에 전도성 물질 예를 들면, 폴리사이드 (Polycide), 텅스텐실리사이드(WSi) 또는 텅스텐(W) 등을 증착하고 패터닝하여 동시에 비트라인(25)과 콘택패드(26)를 형성한다. 그리고 상기 결과물 전면에 제 2 층간절연막(27)을 형성한다.
도 2b 에 도시된 바와 같이, 제 2 층간절연막(27) 상부에 하부전극물질, 강유전물질, 상부전극물질을 차례로 증착하고 패터닝 및 식각 공정을 실시하여 하부전극(28), 강유전체막(29), 상부전극(30)으로 이루어지는 강유전체 캐패시터(31)를 형성한 후 강유전체 캐패시터(31)상에 제3층간절연막(32)을 형성한다. 여기서 하부전극(28) 및 상부전극(30)의 물질로 Pt, Ir, Ru, IrO2,RuO2또는 이들을 적절한 두께로 조합시킨 적층구조의 하이브리드 전극(Hybrid electrode)이 이용된다. 또한 강유전물질로는 통상적인 SBT(SrBi2Ta2O9), SBTN(SrBi (TaNb)2O9) 등의 강유전물질을 이용하거나, PbTiO3구조를 갖는 PZT(Pb(Zr1-xTix)O3), PLZT(Pb,La((Zr1-xTix)O3)등의 페로브스카이트 구조의 강유전물질을 이용한다.
도 2c 에 도시된 바와 같이, 상기 제 3 층간절연막(32)상에 국부배선물질의 접착력향상을 위하여 TiO2, IrO2,RuO2,Al2O3등의 산화물층(33)을 2∼100nm두께로 형성한 다음, 상기 산화물층(33) 및 제3층간절연막(32)을 패터닝 및 식각하여 상기 캐패시터의 상부전극(30)과 콘택패드(26)를 전기적으로 연결하기 위한 콘택홀을 형성한다.
이어 상기 콘택홀을 포함한 전면에 캐패시터의 상부전극(30)과 동일하거나, 유사한 전도성물질 예를 들면, Pt, Ir, Ru, Pd, W 등의 내화성 금속(Refractory metal) 또는 텅스텐실리사이드(WSi)와 같은 메탈실리사이드(Metal silicide)를 CVD(Chemical Vapor Deposition), 스퍼터링(Sputtering) 또는 전기도금(Electro-plating)을 이용하여 10㎚∼500㎚ 두께로 증착하고 패터닝하여 상부전극(30)과 콘택패드(26)를 전기적으로 연결하는 국부배선(Local interconnection)(34)을 형성한다. 이러한 국부배선(34)을 통해 강유전체 캐패시터(31)는 콘택패드(26)을 통해 셀트랜지스터의 불순물확산층(23)과 전기적으로 연결된다.
도면에 도시되지 않았지만, 국부배선(34)을 포함한 전면에 알루미늄(Al)을 이용한 금속화(Metallization) 공정을 실시하여 강유전체 메모리 소자를 완성한다.
도 3 은 본 발명의 다른 실시예에 따른 강유전체 메모리 소자의 제조 방법을 나타낸 도면으로서, 필드산화막(41)에 의해 활성영역이 정의되고 게이트절연막(42)을 포함한 워드라인(43), 다수의 불순물확산층(45a,45b,45c)이 형성된 반도체 기판(40)에 있어서, 상기 불순물확산층(45a,45b,45c)중 하나(45b)와 연결되는 비트라인(44) 형성후에 별도의 추가 공정을 실시하여 콘택플러그(47)을 형성하는 것을 나타낸다.
여기서 상기 비트라인(44)은 전도성물질 예를 들면, 폴리사이드, 텅스텐실 리사이드 또는 텅스텐 등을 이용하며, 콘택플러그(47)는 불순물확산층(45a,45c)과 전기적으로 연결되도록 텅스텐을 이용한다. 이러한 텅스텐을 이용한 콘택플러그(47)는 후공정에서 형성되는 캐패시터의 상부전극(50)과 국부배선(54)을 통해 전기적으로 연결된다. 그리고 플러그물질로 텅스텐을 포함한 도핑폴리실리콘, 텅스텐실리사이드, 텅스텐폴리사이드등을 이용한다.
그리고 캐패시터(51)의 상부전극(50) 및 하부전극(48) 물질로 Pt, Ir, Ru, IrO2,RuO2또는 이들을 적절한 두께로 조합시킨 적층구조의 하이브리드 전극을 이용하고, 또한 강유전물질로는 통상적인 SBT, SBTN, PZT 물질을 이용한다.
한편 국부배선(54)는 상부전극(50)과 동일한 전도성물질 예를 들면, Pt, Ir,Ru, Pd, W 등의 내화성 금속 또는 텅스텐실리사이드(WSi2), 몰리브덴실리사이드 (MoSi2), 탄탈륨실리사이드(TaSi2) 등의 메탈실리사이드(Metal silicide)를 CVD (Chemical Vapor Deposition), 스퍼터링(Sputtering) 또는 전기도금을 이용하여 10㎚∼500㎚ 두께로 증착하고 패터닝하여 상부전극(50)과 텅스텐플러그(47)를 전기적으로 연결한다. 또한 국부배선(54)의 접착력향상을 위하여 TiO2, IrO2,RuO2,Al2O3등의 산화물층(53)을 2∼100nm두께로 형성한다. 그리고 도면부호 '46', '52' 은 층간절연막을 나타낸다.
전술한 바와 같이 본 발명은 강유전체 캐패시터와 셀 트랜지스터의 배선을 Pt,Ir,Ru,Pd,W 등의 내화성 금속 또는 텅스텐실리사이드등의 메탈실리사이드를 이용하므로써 강유전 물질의 강유전특성 확보를 위한 열처리후 캐패시터가 열화되는 것을 방지한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명의 강유전체 메모리 소자의 제조 방법은 강유전체 캐패시터와 셀 트랜지스터를 전기적으로 연결하기 위한 배선물질로 내화성 금속 또는 메탈실리사이드를 이용하므로써 캐패시터 콘택과 플러그콘택에서의 낮은 접촉저항을 확보할 수 있다.
또한 캐패시터의 상부전극과 캐패시터 콘택 또는 플러그콘택 물질을 동일한 물질로 이용하므로써 강유전체 캐패시터의 열화를 방지하여 강유전체 메모리 소자의 신뢰도 및 수율을 향상시킬 수 있다.

Claims (6)

  1. 강유전체 메모리 소자의 제조 방법에 있어서,
    트랜지스터가 형성된 반도체 기판 상부에 상기 트랜지스터의 일측에 접속되는 비트라인과 상기 트랜지스터의 타측에 접속되는 캐패시터의 콘택패드를 동시에 형성하는 단계;
    상기 비트라인과 상기 콘택패드를 포함한 전면에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막의 소정 표면상에 하부전극, 강유전체 및 상부전극을 구비하는 캐패시터를 형성하는 단계;
    상기 캐패시터를 포함한 전면에 제2층간절연막과 접착층을 차례로 형성하는 단계;
    상기 접착층과 제2층간절연막을 식각하여 상기 캐패시터의 상부전극과 상기 콘택패드를 전기적으로 연결하기 위한 콘택홀을 형성하는 단계; 및
    상기 캐패시터의 상부전극과 동일한 물질을 이용하여 상기 콘택홀을 통해 상기 콘택패드와 상부전극을 전기적으로 연결하는 국부배선을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 국부배선으로 Pt,Ir,Ru 또는 W 의 내화성금속을 이용하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 국부배선은 텅스텐실리사이드를 포함한 메탈실리사이드를 이용하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 접착층은 TiO2, IrO2, RuO2또는 Al2O3중 어느 하나의 산화물층을 2∼100nm 두께로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 국부배선은 스퍼터링, CVD 또는 전기도금법을 이용하여 형성되는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 국부배선은 플러그를 이용하여 상기 캐패시터에 연결됨을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
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