KR100393965B1 - 반도체 소자의 캐패시터 및 그의 제조 방법 - Google Patents

반도체 소자의 캐패시터 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 캐패시터의 하부 전극으로 사용하는 금속층을 플러그내에 완전히 매립하여 산화층과의 접촉하지 않게 하여 금속층과 산화층과의 접착 불량을 발생시키는 않는 반도체 소자의 캐패시터 및 그의 제조 방법에 관한 것으로, 그 구조는 반도체 기판상에 콘택홀을 갖고 형성되는 절연층; 상기 콘택홀내에 소정깊이로 형성되는 도전성 플러그; 상기 콘택홀 내부의 도전성 플러그상에 형성되는 금속 실리사이드층; 상기 금속 실리사이드층과 상기 콘택홀의 측벽상에 형성되는 장벽 금속층; 상기 콘택홀 내부의 장벽 금속층상에 형성되는 제 1 하부 전극층; 상기 장벽 금속층 및 상기 제 1 하부 전극층상에 형성되는 제 2 하부 전극층; 상기 제 2 하부 전극층상에 형성되는 유전층; 상기 유전층상에 형성되는 상부 전극을 포함하여 구성된다.

Description

반도체 소자의 캐패시터 및 그의 제조 방법{Capacitor in semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자의 캐패시터에 관한 것으로, 특히캐패시터의 하부 전극으로 사용하는 금속층을 플러그내에 완전히 매립하여 산화층과의 접촉하지 않게 하여 금속층과 산화층과의 접착 불량을 발생시키는 않는 반도체 소자의 캐패시터 및 그의 제조 방법에 관한 것이다.
FeRAM 소자의 고집적화를 위해서 비트라인과 비트라인사이에 반도체 기판의 불순물 영역과 캐패시터의 하부 전극을 연결하는 플러그를 형성하는 COB(capacitor on bitline) 구조를 사용한다.
플러그는 일반적으로 다결정 실리콘을 사용하며 저항을 감소시키기 위해 플러그상에 티타늄 질화층과 티타늄 실리사이드층을 형성하고, 티타늄 질화층이 고온 열공정에 취약하기 때문에 플러그 내부에 매립시키는 구조를 채용한다.
그리고 캐패시터의 하부 전극으로는 외부 산소의 확산 방지 특성이 우수한 이리듐 산화층과 이리듐층을 주로 사용한다.
그런데 티타늄 질화층과 티타늄 실리사이드층을 플러그 내부에 매립시키는 구조와 캐패시터의 하부 전극으로 이리듐 산화층 과 이리듐층을 사용하는 경우 이리듐층과 하지 절연층인 산화층이 접하면서 들림(lifting) 현상이 발생하면서 접착력이 불량하게 된다.
따라서 이런한 접착력의 불량을 방지하기 위해 이리듐층과 하지 산화층사이에 접착력을 개선시키기 위한 접착층(glue layer)을 사용해야 하고, 특히 플러그와 캐패시터의 하부 전극이 연결되는 부위에서는 접착층을 제거하여야 하는 복잡한 공정을 수반하게 된다.
이와 같은 문제를 해결하기 위해 제시되고 있는 것이 이리듐층을 플러그 내에 완전히 매립하여 하지 산화층과의 접촉을 방지하는 캐패시터의 구조를 사용하는 것이다.
이하 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 캐패시터 및 그의 제조 방법에 대하여 상세하게 설명하면 다음과 같다.
도 1은 종래 기술의 반도체 소자의 캐패시터의 구조 단면도이다.
반도체 기판(1)상에 필드산화층(2)과 게이트 전극(도면에 도시하지않음)을 형성하고, 게이트 전극의 양측의 반도체 기판(1)내에 불순물 영역(3)을 형성하고 게이트 전극 및 필드 산화층(2)을 포함한 반도체 기판(1)상에 산화층(4)을 형성한다. 그리고 불순물 영역(3)과 대응되는 산화층(4)을 식각하여 콘택홀을 형성하고 콘택홀을 포함한 산화층(4)상에 다결정 실리콘층을 적층하고 에치백(etch back)을 실시하여 콘택홀내의 다결정 실리콘층을 잔류시켜 다결정 실리콘 플러그(5)를 형성한다.
계속해서 다결정 실리콘 플러그(5)의 저항을 감소시킬 목적으로 다결정 실리콘 플러그(6)상에 티타늄 실리사이드층(titanum silcide layer)(6)과 티타늄 질화층(titanum nitride layer)(7)을 형성한다.
그런데 티타늄 질화층(7)은 고온 열공정에 취약하기 때문에 일반적으로 콘택홀 내부에 매립시키는 구조를 적용하게 된다.
그 후 캐패시터의 하부전극으로 이리듐층과 이리듐 산화층을 적층하게 되는 데 이리듐층과 산화층(4)이 접하게 되면 계면의 접착력 불량으로 인해 들림(lifting)현상이 발생하면서 접착력이 불량하게 된다.
따라서 이러한 접착력의 불량을 방지하기 위해 이리듐층과 하지 산화층사이에 접착력을 개선시키기 위해 티타늄 질화층(7)을 포함한 산화층(4)상에 접착층(glue layer)(8)을 형성하고 캐패시터의 하부 전극과 다결정 실리콘 플러그(5)를 전기적으로 연결하기 위해 티타늄 질화층(7)상의 접착층(8)을 제거한다.
연속적으로 티타늄 질화층(7)과 접착층(8)을 포함한 산화층(4)상에 캐패시터의 하부전극으로 이리듐층(9)과 이리듐층(9)상에 이리듐 산화층(10)을 형성하고 계속해서 유전층(11)과 유전층(11)상에 캐패시터의 상부 전극(12)을 형성한다.
이와 같은 종래 기술의 반도체 소자의 캐패시터는 다음과 같은 문제가 있다.
캐패시터의 하부 전극으로 이리듐층을 사용하며 하지 산화층과 접하는 부분에서 계면 접착 불량으로 인한 들림 현상을 방지하기 위해 반드시 접착층(glue layer)을 사용하여야 한다.
또한 플러그와 캐패시터의 하부 전극이 전기적으로 연결되는 부위를 제거하여야 하기 때문에 마스크를 사용한 노광 및 식각 공정이 필요하게 되어 제조 공정이 복잡하여 지는 문제가 있다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 캐패시터의 문제를 해결하기 위한 것으로, 캐패시터의 하부 전극으로 이리듐 산화층과 이리듐층을 사용하는 경우 이리듐층과 하지 절연층인 산화층과의 접촉으로 인한 들림 현상을 방지하기 위한 접착층을 형성하지 않고 반도체 기판의 불순물 영역과 캐패시터의 하부 전극을 연결하는 플러그내에 이리듐층을 매립시켜 공정을 단순화할 수 있도록 한 반도체 소자의 캐패시터 및 그의 제조 방법을 제공하는 데 그 목적이 있다.
도 1은 종래 기술의 반도체 소자의 캐패시터의 구조 단면도
도 2a내지 도 2e는 본 발명에 따른 반도체 소자의 캐패시터의 제조 방법의 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 필드산화층
23 : 불순물 영역 24 : 제 1 산화층
25 : 콘택홀 26 : 다결정 실리콘 플러그
27 : 티타늄 실리사이드층 28 : 티타늄 질화층
29 : 이리듐층 30 : 제 2 산화층
31 : 이리듐 산화층 32 : 유전층
33 : 캐패시터 상부 전극
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터는 반도체 기판상에 콘택홀을 가진 절연층; 상기 콘택홀내의 플러그; 상기 플러그상과 상기 콘택홀의 측벽상에 형성된 장벽 금속층; 상기 장벽 금속층상의 제 1 하부 전극층; 상기 장벽 금속층 및 상기 제 1 하부 전극층상의 제 2 하부 전극층; 상기 제 2 하부 전극층상의 유전층; 상기 유전층상의 상부 전극을 포함하여 구성되는 것을 특징으로 한다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터의 제조 방법은 반도체 기판상에 절연층을 적층하고 콘택홀을 형성하는 단계; 상기 콘택홀내의 플러그를 형성하는 단계; 상기 플러그상과 상기 콘택홀의 측벽상에 장벽 금속층을 형성하는 단계; 상기 장벽 금속층상에 제 1 하부 전극층을 형성하는 단계; 상기 장벽 금속층 및 상기 제 1 하부 전극층상에 제 2 하부 전극층을 형성하는 단계; 상기 제 2 하부 전극층상에 유전층과 상기 유전층상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 캐패시터 및 그의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2e는 본 발명에 따른 반도체 소자의 캐패시터의 제조 방법의 공정 단면도이다.
도 2a와 같이, 반도체 기판(21)상에 필드산화층(22)과 게이트전극(도면에 도시되지 않음)을 형성하고 게이트 전극 양측의 반도체 기판(21)내에 불순물 영역(23)을 형성하고 게이트 전극 및 필드 산화층(22)을 포함한 반도체 기판(21)상에 제 1 산화층(24)을 형성한다.
이어서 불순물 영역(23)과 대응되는 제 1 산화층(24)을 식각하여 제 1 콘택홀(25)을 형성하고, 제 1 콘택홀(25)을 포함한 제 1 산화층(24)상에 다결정 실리콘층을 적층하고 에치백(etch back)을 실시하여 제 1 콘택홀(25)내의 다결정 실리콘층을 적당한 깊이 만큼 리세스(recess)시켜 다결정 실리콘 플러그(26)를 형성한다.
리세스시키는 깊이는 500 ~ 5,000Å이고, 에치백 공정은 건식각 또는 습식각 공정을 적용한다.
제 1 산화층(24)과 다결정 실리콘 플러그(26)상에 금속층으로 티타늄(titanum)층을 형성하고 RTP(rapid thermal processing) 공정을 이용하여 다결정 실리콘 플러그(26)상에 티타늄 실리사이드(titanum silcide)층(27)을 형성하고 실리사이드 형성에 참여하지 못한 제 1 산화층(24)상의 티타늄층은 건식각 또는 습식각으로 제거한다.
도 2b와 같이, 장벽 금속층으로 제 1 콘택홀(25)내의 다결정 실리콘 플러그(26)와 제 1 산화층(24)상에 티타늄 질화층(titanum nitride layer)(28)을 형성하고 티타늄 질화층(28)상에 캐패시터 제 1 하부 전극층으로 이리듐층(iridium layer)(29)을 형성한다.
이 때 티타늄 질화층(28) 및 이리듐층(iridium layer)(29)의 증착 두께는다결정 실리콘 플러그(26)의 크기를 고려하여 완전히 채울 수 있을 정도의 두께인 100 ~ 3,000Å 정도로 하고 증착방법은 PVD, CVD 그리고 ALD 공정 중 하나를 적용한다.
또한 티타늄 질화층(28)은 TiAIN 또는 TaSiN으로 대체할 수 있고, 이리듐층(29)은 Ru, RTO(RuTiO), RTN(RuTiN)등으로 대체할 수 있다.
도 2c와 같이, CMP(chemical mechanical polishing) 공정 또는 에치백 공정을 이용하여 티타늄 질화층(28)상에 이리듐층(iridium layer)(29)을 식각하여 티타늄 질화층(28)상에 이리듐층(29)을 다결정 실리콘 플러그(26)상의 제 1 콘택홀(25)내에 매몰시킨다.
도 2d와 같이, 티타늄 질화층(28) 및 이리듐층(29)을 포함한 제 1 산화층(24)상에 제 2 산화층(30)을 적층하고 제 1 콘택홀(25)과 대응되는 제 2 산화층(30)을 식각하여 캐패시터 형성 공간인 제 2 콘택홀(31)을 형성한다.
그리고 제 2 콘택홀(31)과 제 2 산화층(30)상에 캐패시터 제 2 하부 전극층으로 이리듐 산화층(iriduim oxide layer)(31)을 형성하고 패터닝하여 캐패시터 하부 전극을 형성한다.
여기서, 이리듐 산화층 대신 류테늄 산화층(ruthenium oxide layer)을 사용할 수 있다. 그리고 캐패시터 하부 전극의 증착 방법은 PVD, CVD 그리고 ALD 공정 중 하나를 적용한다.
도 2e와 같이, 이리듐 산화층(31)상에 유전층(32)을 형성하고 유전층(32)상에 캐패시터 상부 전극(33)을 형성한다.
여기서, 유전층(32)는 SBT, SBTN, BLT, PZT 중 하나를 적용하고, 증착 방법으로는 회전 도포, CVD, PVD, ALD 중 하나를 사용한다. 캐패시터 상부 전극(33)은 Pt, Ir, Ru, IrOx, RuOx, IrOx/Ir, RuOx/Ru등을 다양하게 적용할 수 있다.
이와 같은 본 발명에 따른 반도체 소자의 캐패시터 및 그의 제조 방법은 다음과 같은 효과가 있다.
산소 확산 방지 특성이 우수한 금속층과 금속 산화층을 캐패시터의 하부 전극으로 사용하면서 하지 산화층과의 접착 불량의 문제가 없도록 금속층을 플러그내에 완전히 매립하여 사용함으로써 접착 불량을 방지하기 위한 접착층의 형성이 필료없어 공정이 단순하여 진다.

Claims (13)

  1. 반도체 기판상에 콘택홀을 갖고 형성되는 절연층;
    상기 콘택홀내의 상부에 리세스되는 부분을 갖고 형성되는 도전성 플러그;
    상기 콘택홀 내부의 리세스 부분의 도전성 플러그상에 형성되는 금속 실리사이드층;
    상기 금속 실리사이드층과 상기 콘택홀의 측벽상에 형성되는 장벽 금속층;
    상기 콘택홀 내부의 장벽 금속층상에 형성되어 상기 리세스 부분을 완전히 채우고 콘택홀내에 매립되는 제 1 하부 전극층;
    상기 장벽 금속층 및 상기 제 1 하부 전극층상에 형성되는 제 2 하부 전극층;
    상기 제 2 하부 전극층상에 형성되는 유전층;
    상기 유전층상에 형성되는 상부 전극을 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 캐패시터.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제 1 하부 전극층은 Ir, Ru, RTO(RuTiO) 그리고 RTN(RuTiN) 중 하나를 선택하여 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터.
  4. 제 1 항에 있어서, 상기 제 2 하부 전극층은 IrOx와 RuOx 중 하나를 선택하여 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터.
  5. 제 1 항에 있어서, 상기 상부 전극층은 Pt, Ir, Ru, IrOx, RuOx, IrOx/Ir, RuOx/Ru 중 하나를 선택하여 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터.
  6. 제 1 항에 있어서, 상기 유전층은 SBT, SBTN, BLT 그리고 PZT 중 하나를 선택하여 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터.
  7. 제 1 항에 있어서, 상기 장벽 금속층은 TiN, TiAIN 그리고 TaSiN 중 하나를 선택하여 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터.
  8. 반도체 기판상에 절연층을 적층하고 콘택홀을 형성하는 단계;
    상기 콘택홀내에 도전성 플러그를 형성하고 일부를 제거하여 리세스 영역을 형성하는 단계;
    상기 콘택홀내의 리세스 부분의 도전성 플러그상에 금속 실리사이드층을 형성하는 단계;
    상기 금속 실리사이드층과 상기 콘택홀의 측벽상에 장벽 금속층을 형성하고 상기 장벽 금속층상에 제 1 하부 전극층을 형성하여 리세스 영역을 완전히 매립하는 단계;
    상기 장벽 금속층 및 상기 제 1 하부 전극층상에 제 2 하부 전극층을 형성하는 단계;
    상기 제 2 하부 전극층상에 유전층과 상기 유전층상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제 8 항에 있어서, 상기 제 1 하부 전극층은 Ir, Ru, RTO(RuTiO) 그리고 RTN(RuTiN) 중 하나를 선택하여 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  10. 제 8 항에 있어서, 상기 제 2 하부 전극층은 IrOx와 RuOx 중 하나를 선택하여 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  11. 제 8 항에 있어서, 상기 상부 전극층은 Pt, Ir, Ru, IrOx, RuOx, IrOx/Ir, RuOx/Ru 중 하나를 선택하여 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  12. 제 8 항에 있어서, 상기 장벽 금속층은 TiN, TiAIN 그리고 TaSiN 중 하나를 선택하여 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  13. 제 8 항에 있어서, 상기 제 1 하부 전극층을 형성하는 단계 후에
    상기 제 1 하부 전극층을 포함한 상기 절연층상에 제 2 절연층을 형성하는 단계;
    상기 콘택홀과 대응되는 상기 제 2 절연층을 식각하여 제 2 콘택홀을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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