JP2000208741A - 集積回路 - Google Patents
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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Abstract
(57)【要約】
【課題】 キャパシタを有する集積回路構造の製造方法
を提供する。 【解決手段】 誘電体層のウィンドウ内にタングステン
製のプラグが形成され、その後、キャビティがこのプラ
グ内に形成される。このキャビティは、キャパシタの下
部電極として機能し、キャビティ内の誘電体層と上部金
属電極がこの誘電体層の上に形成される。本発明の他の
実施例では、タングステンプラグの外側、側壁も利用し
て、キャビティ内に向けられたタングステンプラグを形
成した後、タングステンプラグが形成されている誘電体
層の一部をエッチバックする。その後、キャパシタ用の
誘電体層が側壁に配置され、タングステンプラグのキャ
ビティの上部表面と内側とがキャパシタンスを増加させ
る。
を提供する。 【解決手段】 誘電体層のウィンドウ内にタングステン
製のプラグが形成され、その後、キャビティがこのプラ
グ内に形成される。このキャビティは、キャパシタの下
部電極として機能し、キャビティ内の誘電体層と上部金
属電極がこの誘電体層の上に形成される。本発明の他の
実施例では、タングステンプラグの外側、側壁も利用し
て、キャビティ内に向けられたタングステンプラグを形
成した後、タングステンプラグが形成されている誘電体
層の一部をエッチバックする。その後、キャパシタ用の
誘電体層が側壁に配置され、タングステンプラグのキャ
ビティの上部表面と内側とがキャパシタンスを増加させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、キャパシタ構造に
関し、特に集積回路用キャパシタとその製造方法に関す
る。
関し、特に集積回路用キャパシタとその製造方法に関す
る。
【０００２】
【従来の技術】ＤＲＡＭは、読み出す前に周期的な間隔
でリフレッシュして限られた時間のみ情報を保持できる
セルからなる電子デバイスである。通常ＤＲＡＭ蓄積セ
ルは、トランジスタとキャパシタとを有し、トランジス
タのゲートはワードライン信号により制御され、蓄積キ
ャパシタの論理レベルにより表されるデータが、ビット
ライン信号を介してキャパシタに書き込まれたりそこか
ら読み出されたりする。
でリフレッシュして限られた時間のみ情報を保持できる
セルからなる電子デバイスである。通常ＤＲＡＭ蓄積セ
ルは、トランジスタとキャパシタとを有し、トランジス
タのゲートはワードライン信号により制御され、蓄積キ
ャパシタの論理レベルにより表されるデータが、ビット
ライン信号を介してキャパシタに書き込まれたりそこか
ら読み出されたりする。
【０００３】一般的にＤＲＡＭ用に用いられる集積回路
は、金属酸化物半導体（ＭＯＳ）と特に相補型ＭＯＳ
（ＣＭＯＳ）構造で、トランジスタ素子を構成してい
る。近年このようなＤＲＡＭ構造体の容量は、１メガビ
ットから１ギガビットのオーダーに大きくなっている。
このようなメモリ容量の増加は、１．２５μｍのゲート
特徴サイズから０．２５μｍのゲート特徴サイズへ発展
することが必要である。このようなＤＲＡＭ容量が増加
するにつれて、キャパシタにかかる要件も同時に増加し
ている。キャパシタの容量を増加させる必要があるのみ
ならず、キャパシタの占有面積を減少させる必要もあ
る。したがって、このような要件に適合する材料と構造
体に開発の努力が向けられている。
は、金属酸化物半導体（ＭＯＳ）と特に相補型ＭＯＳ
（ＣＭＯＳ）構造で、トランジスタ素子を構成してい
る。近年このようなＤＲＡＭ構造体の容量は、１メガビ
ットから１ギガビットのオーダーに大きくなっている。
このようなメモリ容量の増加は、１．２５μｍのゲート
特徴サイズから０．２５μｍのゲート特徴サイズへ発展
することが必要である。このようなＤＲＡＭ容量が増加
するにつれて、キャパシタにかかる要件も同時に増加し
ている。キャパシタの容量を増加させる必要があるのみ
ならず、キャパシタの占有面積を減少させる必要もあ
る。したがって、このような要件に適合する材料と構造
体に開発の努力が向けられている。
【０００４】接続抵抗を小さくするためおよびチップ面
積の使用を最大限にするために、ＶＬＳＩとＵＬＳＩの
論理集積半導体回路は、デバイス内の領域を接続するた
めに、および集積回路内のデバイス同士を相互接続する
ために、多層レベルのワイアライン構造を用いている。
多層レベルの金属化（ワイアライン）構造は、回路設計
に大幅な自由度を与えかつサイズを減少させ、チップの
製造コストを低減している。このような構造体を製造す
るに際しては、従来のアプローチは、より低レベルのワ
イアリングライン（即ち相互接続用構造）を形成し、そ
の後この第１レベルのワイアリングラインと、相互接続
させる１つあるいは複数の上部レベルのワイアリングラ
インを形成している。
積の使用を最大限にするために、ＶＬＳＩとＵＬＳＩの
論理集積半導体回路は、デバイス内の領域を接続するた
めに、および集積回路内のデバイス同士を相互接続する
ために、多層レベルのワイアライン構造を用いている。
多層レベルの金属化（ワイアライン）構造は、回路設計
に大幅な自由度を与えかつサイズを減少させ、チップの
製造コストを低減している。このような構造体を製造す
るに際しては、従来のアプローチは、より低レベルのワ
イアリングライン（即ち相互接続用構造）を形成し、そ
の後この第１レベルのワイアリングラインと、相互接続
させる１つあるいは複数の上部レベルのワイアリングラ
インを形成している。
【０００５】第１レベルの相互接続構造は、集積回路デ
バイス内の基板内のドープ領域（例えば、ＭＯＳＦＥＴ
のソース領域あるいはドレイン領域）と接触している。
相互接続は、通常第１レベル相互接続層と集積回路の他
の部分との間に形成されるか、あるいは集積回路デバイ
スの外部にある構造体との間に形成される。この相互接
続は第２の後続のレベルのワイアリングラインにより行
われる。
バイス内の基板内のドープ領域（例えば、ＭＯＳＦＥＴ
のソース領域あるいはドレイン領域）と接触している。
相互接続は、通常第１レベル相互接続層と集積回路の他
の部分との間に形成されるか、あるいは集積回路デバイ
スの外部にある構造体との間に形成される。この相互接
続は第２の後続のレベルのワイアリングラインにより行
われる。
【０００６】従来のＶＬＳＩとＵＬＳＩで使用される、
多層の相互接続構造の例を図１に示す。導電性バイアス
１０１を用いて、あるレベルから別のレベルへの接続を
構成する。同図に示すように、第１レベルにおける金属
層Ｍ−１は、集積回路の基板層に形成されたソース
（Ｓ）に接続されている。この金属層Ｍ−１を用いて、
レベル１における電気的接続およびバイアス構造体を用
いてそれより上位のレベルでの電気接続を形成する。
多層の相互接続構造の例を図１に示す。導電性バイアス
１０１を用いて、あるレベルから別のレベルへの接続を
構成する。同図に示すように、第１レベルにおける金属
層Ｍ−１は、集積回路の基板層に形成されたソース
（Ｓ）に接続されている。この金属層Ｍ−１を用いて、
レベル１における電気的接続およびバイアス構造体を用
いてそれより上位のレベルでの電気接続を形成する。
【０００７】埋め込まれたＤＲＡＭ構造体は、集積化さ
れたキャパシタを論理トランジスタに付加して、回路へ
高実層装密度のメモリセルを付加する。この集積化され
たキャパシタは、ＭＯＳデバイスのソース金属化層に接
続されて、メモリセルを形成する。従来のＤＲＡＭキャ
パシタは、側部電極としてポリシリコン層と、絶縁体と
して二酸化シリコンあるいはチッ化シリコンの層と、上
部電極を形成する上部金属層とを有する。このような構
造体は、埋設技術と通常適合性を有さない。その理由
は、ポリＳｉキャパシタがさらに複雑になること、そし
て酸化シリコン／チッ化シリコン層を成長させるため
に、高温処理が必要なためである。
れたキャパシタを論理トランジスタに付加して、回路へ
高実層装密度のメモリセルを付加する。この集積化され
たキャパシタは、ＭＯＳデバイスのソース金属化層に接
続されて、メモリセルを形成する。従来のＤＲＡＭキャ
パシタは、側部電極としてポリシリコン層と、絶縁体と
して二酸化シリコンあるいはチッ化シリコンの層と、上
部電極を形成する上部金属層とを有する。このような構
造体は、埋設技術と通常適合性を有さない。その理由
は、ポリＳｉキャパシタがさらに複雑になること、そし
て酸化シリコン／チッ化シリコン層を成長させるため
に、高温処理が必要なためである。
【０００８】例えば、多層構造体において、相互接続層
として用いられるアルミ製層は、ポリシリコンの堆積で
用いられる高温処理で悪影響を受ける。さらにまた、電
極としてポリシリコンを用いることは、素子の電気的特
性に悪影響を及ぼす。二酸化シリコンあるいはチッ化シ
リコンに比較して高い誘電率を持つために、キャパシタ
の誘電体層として、５酸化タンタルを用いることは公知
である。５酸化タンタルを形成するために用いられるＣ
ＶＤプロセスにおいては、二酸化シリコン層は、ポリシ
リコン層と５酸化タンタル層との間に通常形成される。
この二酸化シリコン層は、好ましいものではない。その
理由は、キャパシタのキャパシタンスに悪影響を及ぼす
傾向があるからである。従って、ポリシリコン製の電極
を用いないＤＲＡＭのキャパシタ構造が必要とされてい
る。
として用いられるアルミ製層は、ポリシリコンの堆積で
用いられる高温処理で悪影響を受ける。さらにまた、電
極としてポリシリコンを用いることは、素子の電気的特
性に悪影響を及ぼす。二酸化シリコンあるいはチッ化シ
リコンに比較して高い誘電率を持つために、キャパシタ
の誘電体層として、５酸化タンタルを用いることは公知
である。５酸化タンタルを形成するために用いられるＣ
ＶＤプロセスにおいては、二酸化シリコン層は、ポリシ
リコン層と５酸化タンタル層との間に通常形成される。
この二酸化シリコン層は、好ましいものではない。その
理由は、キャパシタのキャパシタンスに悪影響を及ぼす
傾向があるからである。従って、ポリシリコン製の電極
を用いないＤＲＡＭのキャパシタ構造が必要とされてい
る。
【０００９】図２は、米国特許５５７６２４０号（Rado
sevich et al ）に開示された、キャパシタ構造を示
す。図２に示した構造においては、キャパシタは、下部
プレート２０１と誘電体層２０２と上部プレート２０３
をそのトレンチ構造内に有する。
sevich et al ）に開示された、キャパシタ構造を示
す。図２に示した構造においては、キャパシタは、下部
プレート２０１と誘電体層２０２と上部プレート２０３
をそのトレンチ構造内に有する。
【００１０】図２に示したキャパシタ構造は、平面型の
蓄積キャパシタに比較して、ある利点を有するが、この
構造体は多層の小型のＵＬＳＩ製造技術にはつながらな
いものと認識されている。特に、平面化プロセスは、多
層集積回路の製造に重要な役目を果たす。このため、集
積回路の製造プロセスの間、様々な成長技術及び堆積技
術を用いて、絶縁層を形成するが、これは、非平面化構
造となり、このため２つの大きな問題に直面する。
蓄積キャパシタに比較して、ある利点を有するが、この
構造体は多層の小型のＵＬＳＩ製造技術にはつながらな
いものと認識されている。特に、平面化プロセスは、多
層集積回路の製造に重要な役目を果たす。このため、集
積回路の製造プロセスの間、様々な成長技術及び堆積技
術を用いて、絶縁層を形成するが、これは、非平面化構
造となり、このため２つの大きな問題に直面する。
【００１１】第１の問題点は、微細な線の構造体の連続
性を損なうことないステップカバレッジを維持すること
である。第２の問題点は、光学解像度を低下させるこ
と。それ故に、ウェハ構造体上の微細なラインのパター
ンを表すことができるようにすることである。従って、
多層（マルチレベル）構造体の各レベルにおいて、平面
化のために広く用いられている１つの技術は、化学機械
研磨技術（chemical mechanical polishing：ＣＭＰ）
である。このような研磨ステップは、平面形状を維持す
るために、図２に示したキャパシタの製造後に用いられ
る。
性を損なうことないステップカバレッジを維持すること
である。第２の問題点は、光学解像度を低下させるこ
と。それ故に、ウェハ構造体上の微細なラインのパター
ンを表すことができるようにすることである。従って、
多層（マルチレベル）構造体の各レベルにおいて、平面
化のために広く用いられている１つの技術は、化学機械
研磨技術（chemical mechanical polishing：ＣＭＰ）
である。このような研磨ステップは、平面形状を維持す
るために、図２に示したキャパシタの製造後に用いられ
る。
【００１２】キャパシタ２０４の製造後、ＣＭＰまたは
他の研磨ステップが用いられ、さらに多層構造体の次の
レベルの金属の堆積及び誘電体層の堆積等が行われる。
しかし、キャパシタの層を形成する下部プレート２０
１、誘電体層２０２、上部プレート２０３は、比較的薄
い。本発明者らは、ＣＭＰプロセスは、下部プレート２
０１、上部プレート２０３を短絡させることを見いだし
た。かくして、本発明者らは、多層集積回路の製造で、
好ましい、ＣＭＰ技術は、図２に示すようなキャパシタ
構造体の形成とは相容れないことを見いだした。
他の研磨ステップが用いられ、さらに多層構造体の次の
レベルの金属の堆積及び誘電体層の堆積等が行われる。
しかし、キャパシタの層を形成する下部プレート２０
１、誘電体層２０２、上部プレート２０３は、比較的薄
い。本発明者らは、ＣＭＰプロセスは、下部プレート２
０１、上部プレート２０３を短絡させることを見いだし
た。かくして、本発明者らは、多層集積回路の製造で、
好ましい、ＣＭＰ技術は、図２に示すようなキャパシタ
構造体の形成とは相容れないことを見いだした。
【００１３】
【発明が解決しようとする課題】本発明の目的は、標準
処理／または低温処理及び平面化技術に容易に適合でき
ながら、キャパシタンスの実装密度を改善するキャパシ
タ構造体を提供することである。
処理／または低温処理及び平面化技術に容易に適合でき
ながら、キャパシタンスの実装密度を改善するキャパシ
タ構造体を提供することである。
【００１４】
【課題を解決するための手段】本発明は、導電性プラグ
のキャパシタと、多層集積回路構造で使用されるキャパ
シタの製造方法に関する。本発明の一実施例によれば、
導電性プラグが誘電体層内のウィンドウ内に形成され、
その後キャビティがこのプラグ内に形成される。このキ
ャビティは、キャパシタの下部プレートとして機能し、
誘電体層がキャビティ内に堆積され、その上に堆積され
た導電性（金属製）層が、上部プレートとして機能す
る。キャパシタの製造プロセスの間、導電性プラグを形
成した後、ＣＭＰプロセスを実行する。その後、キャビ
ティはプラグ内でエッチングで除去され、誘電体層と上
部プレートの堆積がその後行われる。ＣＭＰプロセスを
行うことにより、平面化誘電体層とタングステンプラグ
が形成され、これにより、多層製造技術と適合性を有す
るキャパシタの製造シーケンスが得られる。
のキャパシタと、多層集積回路構造で使用されるキャパ
シタの製造方法に関する。本発明の一実施例によれば、
導電性プラグが誘電体層内のウィンドウ内に形成され、
その後キャビティがこのプラグ内に形成される。このキ
ャビティは、キャパシタの下部プレートとして機能し、
誘電体層がキャビティ内に堆積され、その上に堆積され
た導電性（金属製）層が、上部プレートとして機能す
る。キャパシタの製造プロセスの間、導電性プラグを形
成した後、ＣＭＰプロセスを実行する。その後、キャビ
ティはプラグ内でエッチングで除去され、誘電体層と上
部プレートの堆積がその後行われる。ＣＭＰプロセスを
行うことにより、平面化誘電体層とタングステンプラグ
が形成され、これにより、多層製造技術と適合性を有す
るキャパシタの製造シーケンスが得られる。
【００１５】
【発明の実施の形態】図３に示す第１実施例において
は、導電性プラグ３０１は好ましくは、タングステンあ
るいは他の金属材料製で、その中にキャビティ３０８を
有する。この導電性プラグ３０１は、第１金属層３０４
と導通しており、そしてこの第１金属層３０４は、導電
性バイアス３０５（好ましくはタングステン製）と、接
続される。上記したように、この導電性バイアス３０５
は最終的には図３には示していないＦＥＴのソースある
いはドレインと接触する。図３のキャパシタは、キャビ
ティの側壁表面３０９とキャビティの下部表面３１０と
プラグの上部表面３００とを有する。別の構成例として
この電極は、キャビティの表面上に堆積した単層または
多層の導電性スタックでもよい。キャパシタの高誘電率
材料層３０２は、上部プレート３０３を有する。
は、導電性プラグ３０１は好ましくは、タングステンあ
るいは他の金属材料製で、その中にキャビティ３０８を
有する。この導電性プラグ３０１は、第１金属層３０４
と導通しており、そしてこの第１金属層３０４は、導電
性バイアス３０５（好ましくはタングステン製）と、接
続される。上記したように、この導電性バイアス３０５
は最終的には図３には示していないＦＥＴのソースある
いはドレインと接触する。図３のキャパシタは、キャビ
ティの側壁表面３０９とキャビティの下部表面３１０と
プラグの上部表面３００とを有する。別の構成例として
この電極は、キャビティの表面上に堆積した単層または
多層の導電性スタックでもよい。キャパシタの高誘電率
材料層３０２は、上部プレート３０３を有する。
【００１６】図３からわかるようにキャパシタンス密度
と全キャパシタンスは、この実施例の構造により増加す
る。キャパシタンスの高誘電率材料層３０２の材料とし
て選択される材料は、５酸化タンタルが好ましい。この
材料は、高誘電率の材料で、これにより、従来の酸化シ
リコンに比較して、高キャパシタンス密度が得られる。
別法として、酸化チタン、酸化シリコン、バリウム、ス
トロンチウムチタン、鉛ジルコニウムチタン等がこの種
の誘電体材料として用いることができる。さらにまた、
図３に示す構造体により、側壁表面３０９と下部表面３
１０と上部表面３００の使用により、大きな電極面積が
得られる。さらにまた、図３に示したキャパシタ構造体
は、誘電体層Ｄ２内に形成された直径が１．０μｍの開
口内に導電性プラグ３０１を有する。タングステンプラ
グ内のキャビティ３０８は、０．５μｍの直径で、その
エッチング深さは、０．２μｍ〜０．５μｍの範囲であ
る。このような構造体は、０．２５μｍの特徴サイズを
有する通常のキャパシタのプレート面積に比較すると、
キャパシタを形成するのにより大きな面積を提供でき
る。
と全キャパシタンスは、この実施例の構造により増加す
る。キャパシタンスの高誘電率材料層３０２の材料とし
て選択される材料は、５酸化タンタルが好ましい。この
材料は、高誘電率の材料で、これにより、従来の酸化シ
リコンに比較して、高キャパシタンス密度が得られる。
別法として、酸化チタン、酸化シリコン、バリウム、ス
トロンチウムチタン、鉛ジルコニウムチタン等がこの種
の誘電体材料として用いることができる。さらにまた、
図３に示す構造体により、側壁表面３０９と下部表面３
１０と上部表面３００の使用により、大きな電極面積が
得られる。さらにまた、図３に示したキャパシタ構造体
は、誘電体層Ｄ２内に形成された直径が１．０μｍの開
口内に導電性プラグ３０１を有する。タングステンプラ
グ内のキャビティ３０８は、０．５μｍの直径で、その
エッチング深さは、０．２μｍ〜０．５μｍの範囲であ
る。このような構造体は、０．２５μｍの特徴サイズを
有する通常のキャパシタのプレート面積に比較すると、
キャパシタを形成するのにより大きな面積を提供でき
る。
【００１７】図４に示した他の実施例は、キャパシタの
プレートの利用可能な表面積をさらに増加させる利点が
ある。同図において、誘電体層Ｄ２は、部分的にエッチ
バックされて、導電性プラグ３０１の外側壁４０９を表
す。第２の誘電体層Ｄ２のエッチバックと上部プレート
３０３の形成以外は、図３、図４の実施例を実現するた
めに用いられる基本的な製造ステップは同一である。従
って簡略化のために、図３と図４の実施例の構造体の形
成する以下の議論はまとめて行う。
プレートの利用可能な表面積をさらに増加させる利点が
ある。同図において、誘電体層Ｄ２は、部分的にエッチ
バックされて、導電性プラグ３０１の外側壁４０９を表
す。第２の誘電体層Ｄ２のエッチバックと上部プレート
３０３の形成以外は、図３、図４の実施例を実現するた
めに用いられる基本的な製造ステップは同一である。従
って簡略化のために、図３と図４の実施例の構造体の形
成する以下の議論はまとめて行う。
【００１８】製造ステップを次に説明する。図５に示す
ように、アルミ製層５０４が誘電体層Ｄ１の上に堆積さ
れ、ＣＭＰプロセスにより平面化される。導電性バイア
ス３０５は、標準の技術により堆積される。アルミ製層
５０４は、その後、誘電体層Ｄ１の上部表面でパターン
化され、エッチングされ、下のレベルのトランジスタ
（図示せず）への接続用の第１金属層３０４を構成す
る。アルミニウムは、代表的な相互接続部材であるが、
他の導電性の相互接続材料（例、金属）と、金属スタッ
クをこれに用いることができる。
ように、アルミ製層５０４が誘電体層Ｄ１の上に堆積さ
れ、ＣＭＰプロセスにより平面化される。導電性バイア
ス３０５は、標準の技術により堆積される。アルミ製層
５０４は、その後、誘電体層Ｄ１の上部表面でパターン
化され、エッチングされ、下のレベルのトランジスタ
（図示せず）への接続用の第１金属層３０４を構成す
る。アルミニウムは、代表的な相互接続部材であるが、
他の導電性の相互接続材料（例、金属）と、金属スタッ
クをこれに用いることができる。
【００１９】図６に示すように、その後、第２の誘電体
層Ｄ２が第１金属層３０４ろ第１の誘電体層Ｄ１の上
に、プラズマ強化化学堆積（plasma-enhanced chemical
vapordeposition：ＰＥＣＶＤ）により形成される。こ
の誘電体層Ｄ２は、好ましくはＳｉＯ２である。この層
を形成する他の材料及びその技術は、当業者が理解でき
るところである。
層Ｄ２が第１金属層３０４ろ第１の誘電体層Ｄ１の上
に、プラズマ強化化学堆積（plasma-enhanced chemical
vapordeposition：ＰＥＣＶＤ）により形成される。こ
の誘電体層Ｄ２は、好ましくはＳｉＯ２である。この層
を形成する他の材料及びその技術は、当業者が理解でき
るところである。
【００２０】誘電体層Ｄ２の堆積の後、ウィンドウ７０
６（図７）が、例えばフォトレジスト、マスキング、後
続のエッチング等により、従来のパターン化技術を用い
て開口される。第２誘電体層Ｄ２内のウィンドウ７０６
の直径は、１μｍのオーダーである。タングステン製の
プラグと導電性のバイアスを形成するのに用いられるＣ
ＶＤプロセスの前に、ＴｉＮのシード層（図示せず）
が、導電性バイアス３０５と導電性プラグ３０１が形成
されるウィンドウの側壁と壁表面に形成されるのが一般
的である。図８に示すように、その後ウィンドウ７０６
は、例えばタングステンあるいは銅の導電性材料製プラ
グ８０１でもって標準技術によりバックヒル（充填）さ
れる。
６（図７）が、例えばフォトレジスト、マスキング、後
続のエッチング等により、従来のパターン化技術を用い
て開口される。第２誘電体層Ｄ２内のウィンドウ７０６
の直径は、１μｍのオーダーである。タングステン製の
プラグと導電性のバイアスを形成するのに用いられるＣ
ＶＤプロセスの前に、ＴｉＮのシード層（図示せず）
が、導電性バイアス３０５と導電性プラグ３０１が形成
されるウィンドウの側壁と壁表面に形成されるのが一般
的である。図８に示すように、その後ウィンドウ７０６
は、例えばタングステンあるいは銅の導電性材料製プラ
グ８０１でもって標準技術によりバックヒル（充填）さ
れる。
【００２１】タングステン製プラグ８０１の形成後、平
面化ステップが実行される。このステップは、ＣＭＰに
より行われ、その結果、プラグの上部表面は、第２誘電
体層Ｄ２の上部表面と実質的に同一面となる。図８、９
からわかるように、ＣＭＰプロセスは、第１誘電体層Ｄ
１の堆積後（しかし、第１金属層３０４の形成の前）に
実行され、その後再び第２誘電体層Ｄ２の堆積の後、か
つタングステン製プラグ８０１の形成の後実行される。
上記したように、このＣＭＰステップは、集積回路の平
面性を維持するのに重要であり、本発明のプロセスと適
合性を有する。すなわち、多層構造体の形成は、後続の
層となる誘電体層にとって大きな凹凸形状が形成され
る。この凹凸形状が低くなった場合でも、この凹凸形状
は後からついたものであり、後続のプロセスに悪影響を
及ぼす。
面化ステップが実行される。このステップは、ＣＭＰに
より行われ、その結果、プラグの上部表面は、第２誘電
体層Ｄ２の上部表面と実質的に同一面となる。図８、９
からわかるように、ＣＭＰプロセスは、第１誘電体層Ｄ
１の堆積後（しかし、第１金属層３０４の形成の前）に
実行され、その後再び第２誘電体層Ｄ２の堆積の後、か
つタングステン製プラグ８０１の形成の後実行される。
上記したように、このＣＭＰステップは、集積回路の平
面性を維持するのに重要であり、本発明のプロセスと適
合性を有する。すなわち、多層構造体の形成は、後続の
層となる誘電体層にとって大きな凹凸形状が形成され
る。この凹凸形状が低くなった場合でも、この凹凸形状
は後からついたものであり、後続のプロセスに悪影響を
及ぼす。
【００２２】上記したように、光学パターンと金属整合
に依存する後続の光リソグラフ処理は、許容不可能な平
面性（凹凸）により悪影響を受ける。これに対し、本発
明のプロセスシーケンスにおける処理ステップにより、
平面化された誘電体層の表面とプラグ９０１が得られ、
その結果この平面性により後続の処理が容易となる。
に依存する後続の光リソグラフ処理は、許容不可能な平
面性（凹凸）により悪影響を受ける。これに対し、本発
明のプロセスシーケンスにおける処理ステップにより、
平面化された誘電体層の表面とプラグ９０１が得られ、
その結果この平面性により後続の処理が容易となる。
【００２３】平面化ステップの後の図９に示した構造体
を、反応性イオンエッチング（ＲＩＥ）プロセスで処理
する。パターン化されたレジスト層（図示せず）が、プ
ラグ９０１と第２誘電体層Ｄ２の上に形成される。この
レジスト層をパターン化して、プラグの一部を露出して
次にエッチングステップを行う。その結果、図１０に示
すように、直径が０．５μｍ、深さが０．２〜０．５μ
ｍの開口を有するキャビティ３０８が形成される。この
深さは、ＲＩＥステップにより制御されるが、面積はレ
ジストの開口により制御され、それにより他の寸法が影
響される。
を、反応性イオンエッチング（ＲＩＥ）プロセスで処理
する。パターン化されたレジスト層（図示せず）が、プ
ラグ９０１と第２誘電体層Ｄ２の上に形成される。この
レジスト層をパターン化して、プラグの一部を露出して
次にエッチングステップを行う。その結果、図１０に示
すように、直径が０．５μｍ、深さが０．２〜０．５μ
ｍの開口を有するキャビティ３０８が形成される。この
深さは、ＲＩＥステップにより制御されるが、面積はレ
ジストの開口により制御され、それにより他の寸法が影
響される。
【００２４】キャビティ３０８の表面とプラグの上部表
面３００は、キャパシタの下部プレートを形成するも
の。その後、高誘電率材料（εｒ）層３０２が従来技術
により堆積される。この高誘電率材料は、ＣＶＤにより
堆積された５酸化タンタルである。他の材料も、例えば
酸化シリコン、酸化チタン、バリウムストロンチウムチ
タン化合物のような誘電体材料が用いられる。最後に、
チッ化チタン、チッ化タンタル、チッ化タングステンの
ような導電性材料のキャパシタの上部プレート３０３が
ＰＶＤにより堆積される。
面３００は、キャパシタの下部プレートを形成するも
の。その後、高誘電率材料（εｒ）層３０２が従来技術
により堆積される。この高誘電率材料は、ＣＶＤにより
堆積された５酸化タンタルである。他の材料も、例えば
酸化シリコン、酸化チタン、バリウムストロンチウムチ
タン化合物のような誘電体材料が用いられる。最後に、
チッ化チタン、チッ化タンタル、チッ化タングステンの
ような導電性材料のキャパシタの上部プレート３０３が
ＰＶＤにより堆積される。
【００２５】図４に示す他の実施例は、図３の実施例と
同様に製造されるが、以下の点で異なっている。図１０
に示す構造体が形成された後、第２誘電体層Ｄ２の標準
のエッジバックが行われる。これは、フォトレジスト、
マスキング、エッチング等のパターンかプロセスを用い
て行われる。その結果得られた構造体は、一部が露出し
たプラグとなる。その後、高誘電率材料層３０２と上部
プレート３０３の堆積が図３のキャパシタンスを形成す
るのに用いた技術と同一技術を用いて行われる。本明細
書で議論したように、この構造体は、キャパシタを形成
するのに利用できる面積を増加させ、その結果得られた
構造体は、キャパシタンスが増加したものとなる。
同様に製造されるが、以下の点で異なっている。図１０
に示す構造体が形成された後、第２誘電体層Ｄ２の標準
のエッジバックが行われる。これは、フォトレジスト、
マスキング、エッチング等のパターンかプロセスを用い
て行われる。その結果得られた構造体は、一部が露出し
たプラグとなる。その後、高誘電率材料層３０２と上部
プレート３０３の堆積が図３のキャパシタンスを形成す
るのに用いた技術と同一技術を用いて行われる。本明細
書で議論したように、この構造体は、キャパシタを形成
するのに利用できる面積を増加させ、その結果得られた
構造体は、キャパシタンスが増加したものとなる。
【００２６】従って、本発明と従来構造とを比較する
と、キャパシタンス密度が向上する。ポリシリコンの代
わりに導電性プラグを下部電極として用いることによ
り、ＳｉＯ2の好ましくない形成が回避され、キャパシ
タンス密度が増加する。さらにまた、キャパシタを形成
するのに利用できる面積は、エッチングで形成された穴
を有するタングステンプラグのために増加する。かくし
て、ＤＲＡＭ集積回路の形成で必要とされるように、メ
モリセルキャパシタのキャパシタンス密度と前キャパシ
タンスは、本発明の構造により増加する。
と、キャパシタンス密度が向上する。ポリシリコンの代
わりに導電性プラグを下部電極として用いることによ
り、ＳｉＯ2の好ましくない形成が回避され、キャパシ
タンス密度が増加する。さらにまた、キャパシタを形成
するのに利用できる面積は、エッチングで形成された穴
を有するタングステンプラグのために増加する。かくし
て、ＤＲＡＭ集積回路の形成で必要とされるように、メ
モリセルキャパシタのキャパシタンス密度と前キャパシ
タンスは、本発明の構造により増加する。
【００２７】最後に、本発明の開示するところにより、
本発明の製造技術は、多くのＵＬＳＩ構造、材料、プロ
セスとともに適合性を有する。ＣＭＰに加えて、キャパ
シタを形成するのに用いられる誘電体の形成もまた、標
準のＶＬＳＩ、ＵＬＳＩ構造と適合性を有する。図３、
４の実施例で示したキャパシタの形成は、高誘電率材料
として、５酸化タンタルを用いている。５酸化タンタル
のような金属と適合性を有する誘電体材料を使用するこ
とは、特に重要であり、その理由は、堆積技術は約５０
０℃以下となるような低温堆積でよいからである。タン
グステンプラグを形成する際の低温の堆積技術は、埋設
技術と適合性を有する点で利点がある。
本発明の製造技術は、多くのＵＬＳＩ構造、材料、プロ
セスとともに適合性を有する。ＣＭＰに加えて、キャパ
シタを形成するのに用いられる誘電体の形成もまた、標
準のＶＬＳＩ、ＵＬＳＩ構造と適合性を有する。図３、
４の実施例で示したキャパシタの形成は、高誘電率材料
として、５酸化タンタルを用いている。５酸化タンタル
のような金属と適合性を有する誘電体材料を使用するこ
とは、特に重要であり、その理由は、堆積技術は約５０
０℃以下となるような低温堆積でよいからである。タン
グステンプラグを形成する際の低温の堆積技術は、埋設
技術と適合性を有する点で利点がある。
【図１】従来の多層ＩＣ構造の断面図。
【図２】従来のキャパシタ構造の断面図。
【図３】本発明の一実施例のキャパシタ構造の断面図。
【図４】本発明の他の実施例のキャパシタ構造の断面
図。
図。
【図５】本発明のキャパシタ構造体を形成するために用
いられるプロセスシーケンスの第１ステップ実行時の断
面図。
いられるプロセスシーケンスの第１ステップ実行時の断
面図。
【図６】本発明のキャパシタ構造体を形成するために用
いられるプロセスシーケンスの第２ステップ実行時の断
面図。
いられるプロセスシーケンスの第２ステップ実行時の断
面図。
【図７】本発明のキャパシタ構造体を形成するために用
いられるプロセスシーケンスの第３ステップ実行時の断
面図。
いられるプロセスシーケンスの第３ステップ実行時の断
面図。
【図８】本発明のキャパシタ構造体を形成するために用
いられるプロセスシーケンスの第４ステップ実行時の断
面図。
いられるプロセスシーケンスの第４ステップ実行時の断
面図。
【図９】本発明のキャパシタ構造体を形成するために用
いられるプロセスシーケンスの第５ステップ実行時の断
面図。
いられるプロセスシーケンスの第５ステップ実行時の断
面図。
【図１０】本発明のキャパシタ構造体を形成するために
用いられるプロセスシーケンスの第６ステップ実行時の
断面図。
用いられるプロセスシーケンスの第６ステップ実行時の
断面図。
１０１ 導電性バイアス ２０１ 下部プレート ２０２ 誘電体層 ２０３ 上部プレート ２０４ キャパシタ ３００ 上部表面 ３０１ 導電性プラグ ３０２ 高誘電率材料層 ３０３ 上部プレート ３０４ 第１金属層 ３０５ 導電性バイアス ３０８ キャビティ ３０９ 側壁表面 ３１０ 下部表面 ４０９ 外側壁 ５０４ アルミ製層 ７０６ ウィンドウ ８０１ タングステン製プラグ ９０１ プラグ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 グレン ビー．アラーズ アメリカ合衆国、95060 カリフォルニア、 サンタ クルーツ、レッドウッド ドライ ブ 1771
Claims (40)
- 【請求項１】 上部表面とキャビティ（３０８）を有す
る導電性プラグ（３０１）と、 前記キャビティ（３０８）は、下部表面と側壁表面とを
有し、 前記下部表面と前記側壁表面と前記上部表面の少なくと
も一部の上に形成された誘電体材料層（３００）と、 前記誘電体材料層の上に形成された導電層（３０３）
と、からなることを特徴とする集積回路。 - 【請求項２】 前記誘電体材料層（３００）は、５酸化
タンタル、酸化シリコン、酸化チタン、バリウムストロ
ンチウムチッ化物からなるグループから選択された材料
で形成されることを特徴とする請求項１記載の集積回
路。 - 【請求項３】 前記プラグ（３０１）は、タングステン
製であることを特徴とする請求項１記載の集積回路。 - 【請求項４】 前記プラグ（３０１）は、上部表面を有
する誘電体層（Ｄ２）内に形成され、 前記プラグ（３０１）は、前記誘電体層の上部表面と同
一面となる上部表面を有することを特徴とする請求項１
記載の集積回路。 - 【請求項５】 上部表面とキャビティ（３０８）と少な
くとも１つの外側表面とを有する導電性プラグ（３０
１）と、 前記キャビティ（３０８）は、下部表面と側壁表面とを
有し、 前記下部表面と前記側壁表面と前記上部表面の少なくと
も一部と前記外側表面の少なくとも一部の上に形成され
た誘電体材料層（３００）と、 前記誘電体材料層の上に形成された導電層（３０３）
と、からなることを特徴とする集積回路。 - 【請求項６】 前記誘電体材料層（３００）は、５酸化
タンタル、酸化シリコン、酸化チタン、バリウムストロ
ンチウムチッ化物からなるグループから選択された材料
で形成されることを特徴とする請求項５記載の集積回
路。 - 【請求項７】 前記プラグ（３０１）は、タングステン
製であることを特徴とする請求項５記載の集積回路。 - 【請求項８】 前記プラグ（３０１）は、前記誘電体層
（Ｄ２）内に部分的に配置されていることを特徴とする
請求項４記載の集積回路。 - 【請求項９】 上部表面とキャビティ（３０８）を有す
る導電性プラグ（３０１）と、 前記キャビティ（３０８）は、側壁表面を有し、 前記プラグは、集積回路の誘電体層（Ｄ２）内に配置さ
れ、 前記側壁表面と前記上部表面の少なくとも一部の上に形
成された誘電体材料層（３００）と、 前記誘電体材料層の上に形成された導電層（３０３）と
からなることを特徴とする集積回路。 - 【請求項１０】 前記キャビティ（３０８）は、下部表
面を有し、 前記誘電体材料層（３００）と導電層（３０３）が前記
下部表面に配置されることを特徴とする請求項９記載の
集積回路。 - 【請求項１１】 前記誘電体材料層（３００）は、５酸
化タンタル、酸化シリコン、酸化チタン、バリウムスト
ロンチウムチッ化物からなるグループから選択された材
料で形成されることを特徴とする請求項９記載の集積回
路。 - 【請求項１２】 前記導電性プラグ（３０１）は、さら
に少なくとも１つの外側表面を有し、 前記誘電体材料層（３００）は、前記外側表面の少なく
とも一部の上に配置されることを特徴とする請求項１記
載の集積回路。 - 【請求項１３】 前記導電性プラグは、さらに少なくと
も１つの外側表面を有し、 前記誘電体材料層は、前記外側表面の少なくとも一部の
上に配置されることを特徴とする請求項９記載の集積回
路。 - 【請求項１４】 前記プラグは、タングステン製である
ことを特徴とする請求項９記載の集積回路。 - 【請求項１５】 上部表面とキャビティを有する導電性
プラグと、 前記キャビティは、側壁表面と、少なくとも１つの外側
表面とを有し、 前記側壁表面と、前記上部表面の少なくとも一部と前記
プラグの少なくとも１つの外側表面の少なくとも一部の
上に形成された誘電体材料層と、 前記誘電体材料層の上に形成された導電層と、からなる
ことを特徴とする集積回路。 - 【請求項１６】 前記キャビティは、下部表面を有し、 前記誘電体材料層と、導電層がさらに前記下部表面に配
置されることを特徴とする請求項１５記載の集積回路。 - 【請求項１７】 前記誘電体材料層は、５酸化タンタ
ル、酸化シリコン、酸化チタン、バリウムストロンチウ
ムチッ化物からなるグループから選択された材料で形成
されることを特徴とする請求項１５記載の集積回路。 - 【請求項１８】 前記プラグは、タングステン製である
ことを特徴とする請求項１５記載の集積回路。 - 【請求項１９】 前記誘電体材料層は、チッ化チタン
と、チッ化タンタルと、チッ化タングステンからなるグ
ループから選択された材料で形成されることを特徴とす
る請求項９記載の集積回路。 - 【請求項２０】 前記誘電体材料層は、チッ化チタン
と、チッ化タンタルと、チッ化タングステンからなるグ
ループから選択された材料で形成されることを特徴とす
る請求項１５記載の集積回路。 - 【請求項２１】 前記プラグは、上部表面を有する誘電
体材料層内に配置され、 前記プラグの上部表面は、前記誘電体材料層の上部表面
とほぼ同一表面であることを特徴とする請求項１５記載
の集積回路。 - 【請求項２２】 （Ａ）誘電体層内のウィンドウ内にプ
ラグを配置するステップと、 （Ｂ）ほぼ平坦な表面が得られるように、前記プラグと
前記誘電体層とを研磨するステップと、 （Ｃ）前記プラグ内にキャビティを形成するステップ
と、 （Ｄ）前記キャビティ内と前記平坦な表面上の一部の上
に、キャパシタを形成するステップとからなることを特
徴とする集積回路キャパシタの製造方法。 - 【請求項２３】 前記（Ｂ）ステップは、化学機械研磨
（ＣＭＰ）で行うことを特徴とする請求項２２記載の方
法。 - 【請求項２４】 前記（Ｄ）ステップは、 （Ｄ１）前記キャビティ内と前記平坦な表面の少なくと
も一部の上に、誘電体層を形成するステップと、 （Ｄ２）前記誘電体層の上に導電層を形成するステップ
とを有することを特徴とする請求項２２記載の方法。 - 【請求項２５】 前記誘電体材料層は、５酸化タンタ
ル、酸化シリコン、酸化チタン、バリウムストロンチウ
ムチッ化物からなるグループから選択された材料で形成
されることを特徴とする請求項２４記載の方法。 - 【請求項２６】 前記プラグは、金属製であることを特
徴とする請求項２２記載の方法。 - 【請求項２７】 前記誘電体材料層は、チッ化チタン
と、チッ化タンタルと、チッ化タングステンからなるグ
ループから選択された材料で形成されることを特徴とす
る請求項２４記載の方法。 - 【請求項２８】 （Ａ）誘電体層内のウィンドウ内にプ
ラグを配置するステップと、 （Ｂ）ほぼ平坦な表面が得られるように、前記プラグと
前記誘電体層とを研磨するステップと、 （Ｃ）前記プラグ内にキャビティを形成するステップ
と、 （Ｄ）前記プラグの少なくとも１つの外壁を露出させる
ために、前記誘電体層の一部を除去するステップと、 （Ｅ）前記キャビティ内と、前記上部表面の一部と前記
外側表面の少なくとも一部にキャパシタを形成するステ
ップとからなることを特徴とする集積回路キャパシタの
製造方法。 - 【請求項２９】 前記（Ｂ）ステップは、化学機械研磨
（ＣＭＰ）で行うことを特徴とする請求項２８記載の方
法。 - 【請求項３０】 前記（Ｅ）ステップは、 （Ｅ１）前記キャビティ内と前記平坦な表面の少なくと
も一部と前記外側表面の少なくとも一部の上に、誘電体
層を形成するステップと、 （Ｅ２）前記誘電体層の上に導電層を形成するステップ
とを有することを特徴とする請求項２８記載の方法。 - 【請求項３１】 前記誘電体材料層は、５酸化タンタ
ル、酸化シリコン、酸化チタン、バリウムストロンチウ
ムチッ化物からなるグループから選択された材料で形成
されることを特徴とする請求項３０記載の方法。 - 【請求項３２】 前記プラグは、金属製であることを特
徴とする請求項２８記載の方法。 - 【請求項３３】 前記誘電体材料層は、チッ化チタン
と、チッ化タンタルと、チッ化タングステンからなるグ
ループから選択された材料で形成されることを特徴とす
る請求項２４記載の方法。 - 【請求項３４】 前記誘電体層が、堆積プロセスで形成
されることを特徴とする請求項２８記載の方法。 - 【請求項３５】 前記誘電体層が、堆積プロセスで形成
されることを特徴とする請求項２２記載の方法。 - 【請求項３６】 （Ａ）誘電体層内のウィンドウ内にプ
ラグを配置するステップと、 （Ｂ）ほぼ平坦な表面が得られるように、前記プラグと
前記誘電体層とを研磨するステップと、 （Ｃ）下部表面と側部表面とを有するキャビティを、前
記プラグ内にエッチングで形成するステップと、 （Ｄ）前記キャビティ内と、前記平面上表面の少なくと
も一部の上に誘電体層を形成するステップと、 （Ｅ）前記誘電体層の上に導電層を形成するステップ
と、を有し、 前記キャビティの側壁表面と底部表面と前記誘電体層と
導電層が、キャパシタを形成することを特徴とする集積
回路キャパシタの形成方法。 - 【請求項３７】 前記誘電体材料層は、５酸化タンタ
ル、酸化シリコン、酸化チタン、バリウムストロンチウ
ムチッ化物からなるグループから選択された材料で形成
されることを特徴とする請求項３６記載の方法。 - 【請求項３８】 前記プラグは、金属製であることを特
徴とする請求項３６記載の方法。 - 【請求項３９】 前記誘電体材料層は、酸化タンタル、
チッ化チタン、ストロンチウムバリウムチッ化物、鉛ジ
ルコニウムチッ化物からなるグループから選択された材
料で形成されることを特徴とする請求項３６記載の方
法。 - 【請求項４０】 （Ｆ）前記プラグの少なくとも１つの
外側表面を露出するために、前記誘電体層の一部を除去
するステップと、 （Ｇ）前記側壁表面上と前記下部表面と前記少なくとも
１つの外側表面の上に誘電体層を形成するステップと、 （Ｈ）前記誘電体層の上に導電層を形成するステップ
と、をさらに有し、 前記プラグの表面と誘電体層と導電層が、キャパシタを
形成することを特徴とする請求項３６記載の方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11552099P | 1999-01-12 | 1999-01-12 | |
| US09/292422 | 1999-04-15 | ||
| US09/292,422 US6271596B1 (en) | 1999-01-12 | 1999-04-15 | Damascene capacitors for integrated circuits |
| US60/115520 | 1999-04-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208741A true JP2000208741A (ja) | 2000-07-28 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000002770A Pending JP2000208741A (ja) | 1999-01-12 | 2000-01-11 | 集積回路 |
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|---|---|
| US (1) | US6271596B1 (ja) |
| EP (1) | EP1020906A3 (ja) |
| JP (1) | JP2000208741A (ja) |
| KR (1) | KR100658954B1 (ja) |
| TW (1) | TW486813B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393965B1 (ko) * | 2000-12-21 | 2003-08-06 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 및 그의 제조 방법 |
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|---|---|---|---|---|
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| KR100414733B1 (ko) * | 2001-06-29 | 2004-01-13 | 주식회사 하이닉스반도체 | 엠아이엠 캐패시터 형성방법 |
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