TW486813B - Damascene capacitors for integrated circuits - Google Patents

Description

486813 五、發明說明（1) 可互相對照之相關應用 此應用要求優先於建檔於0 1 / 1 2 / 9 9，序號為 6 0 / 1 1 5 5 2 0之臨時應用。 發明領域 本發明與電容器之結構及製造該電容器使用於積體電 之方法及形成該結構之方法有關。 發明背景 動態隨機存取記憶體（DRAM)與由一個個單元所構成之電 子裝置有關，它可保持資料但只能保有短時間，必須在這 段時間内將資料讀取，否則便須做更新的動作。典型的& DRAM單元是由至少一個電晶體以及一個儲存電容器所構成 的。通常，DRAM積體電路是以金氧半（MOS)，特別是互補 Μ 0 S之結構來作為該電晶體元件。近來，此種£) r a 結構之 容量已由百萬位元進步到十萬萬位元之譜。此記憶體容量 的增加，需閘尺寸從1 · 25微米進步到降至〇· 25微米左右| 或更小。一旦要求增加DRAM的容量，也就等於要求放置更 多的電容器。且不僅僅需要電容值的增加，也同時需要雷 容密度的增加。於是，已致力於材質與結構的發展以符 上述之需要。為使互連電阻值可縮至最小以及晶片面積二 使用率達到最高，先進的几^與此^邏 雷 =裝置中的互連區域均使用多層接線結構電 二i連一或多個裝置亦是如此。多層金屬化製程為 供出更大的彈性並縮小了晶粒的尺寸，因此也 牛低了曰曰片的成本。製造此種結構的傳統方法是先形成低

486813 五、發明說明（2) 層接線（或互連結構），然後再形成一或多 與該第一層接線互連。第一層互連結構可 j層接線，並 路裝置基板内之摻雜區（譬如，典型金氧半纟曰接至積體電 源極或汲極）。在該第一層互連與積體電路=效電晶體的 或是與連至外部的結構之間，典型地還會、一置其他部份 連。此透過第二與後續的接線層即可做^ —或多條之互 是，使用於傳統VLSI與ULSI結構中之多層^所示的 例子。導電透孔1 〇 1是用來將不同層予以 構的〜個 圖1所示的，第一層之金屬層M-1連接至开，出之用。就如 之基板層中之源極。此金屬層M—丨利用' 於該積體電路 使層與層間產生電連接。 不之導電透孔， 鑲嵌DRAM結構將積體電容器加入了邏曰 路具高密度之記憶體單元。這些積體:阳體中以使電 m〇s裝置之源極金屬以形成 單谷益可以連接至 器通常有-多晶石夕層作為底電極體早;°。傳統的㈣電容 心乍為絕緣體，以及有-頂金屬層作為了;=匕石夕或氮化石夕 性’且成長該氧化石夕/氮化石夕層。電容器有其複； 在多層結構中用作為互連之銘金溫度。譬如， 的向溫而受到不良的影響。另外， 玲因沈積多晶矽時 對裝置的電子特性是有傷害的。 夕日日矽作為電極， 化二鈕來作為其介電質，這是因為較〇電容，常使用五氧 夕五氣化二叙擁有較高的介電當叙；氣化石夕或氮化 沈積法形成該五氧化二鈕的期間，、二在使用化學氣相 书^在多晶石夕層與五 ^()813 五、發明說明（3) ' _ --- ^化二，層之間形成一二氧化矽層。此二氧化矽層是不為 們所喜的，因為它對電容器的電容值會有不良的影響。 以’在_DRAM之電容器結構中應避免使用多晶矽的電極。 圖2顯示的是揭示於美國專利5, 5 76, 240之電容哭社槿， ;此併入以作參考。在圖2所示之結構中，電容器。具;構 2 ^广溝結構中之下電板2 〇 1、一層介電質2 0 2以及一頂電板 。雖然’較之於平面·型之儲存電容器，圖2所示之处果 二有某些優點，但是已經知道此結構可能無法良好地二人 ，多層縮減特性尺寸ULS：[製造技術中。特別是，平坦化二 二層積體電路之製造上，扮演了重要的角色。為達此目 ^在製造電路的過程中，會使用到各種成長與沈積技術 形成絕緣及導電層，這些技術會造成結構的不平坦而 if個主要的問題。第-個問題是，在不打斷細線結構連 ，性的情況下，維持步進收斂。第二個問題是，光解 :降低，因而導致晶圓結構之上的影像細線圖案能力 ，。於是，多層結構的每一層都必須用研磨技術來維 表面的平坦。化學機械研磨（CMP)是被廣泛地使用來執 平坦化的技術之一。在圖2所示之電容器結構製造出: 後，會執行此一研磨步驟以維持結構地勢的平坦。 、止 出電容1§ 204之後，會先執行CMP或其他的平坦化步衣缺 後才執行下個層之金屬與介電質層的沈積。不過，來杰ς 容器之各層2〇1，20 2與203均非常的薄。應用者知道^化成與電 機械研磨可能會造成層201與203的短路。所以，應子 決定該於製造多層積體電路時所必須使用的化學^械^磨

O:\61\61971.PTD 第8頁 486813 五、發明說明 ⑷

技術，可能無法使用在圖2所示之電容器結構。 所以，我們需要的是一個擁有較佳電容密度，但同時又 可輕易地接受標準/低溫方法與平坦化技術之電容器結 構0 發明搞要 本發明與導電栓塞電容器及將其製造使用於多層積體f 路結構之方法有關。在不範之具體貫施例中，於介電質居 的窗戶中形成一鎢塞，之後於該栓塞中再形成一腔洞。二 腔洞可充作電容器之下電板，再於該腔洞中沈積一層介電 質以及於該介電質層上沈積一頂導電層（譬如，金屬）以充 作上電板，以完成該電容器。製造該電容器須在形成該導 電栓塞之後，執行化學機械研磨。然後，於該栓塞中蝕刻 出一腔洞，接著再沈積出該介電質層以及該頂電板。化學 機械研磨方法可使介電質與鎢塞大致平坦，以便電容器的 後續製程可相容於多層製程。 圖_式之簡要描沭 圖1是傳統多層IC結構之剖面圖。 圖2是早先之電容器結構的剖面圖。 圖3是本發明之具體實施例的剖面圖。 圖4是本發明之另一具體實施例的剖面圖。 圖5至1 0是本發明實施例之製作程序。 發明之焊細銳明 圖3第一示範用具體實施例中之導電栓塞3〇1，最好是鎢 或其他金屬材質’纟中有—腔洞3Q8。該栓塞在電氣上與

486813 五 發明說明（5) 金屬-1層304有連通，而該金屬 3〇5(最好是鎢）。就如前 1層則又連通至導電透孔 觸至場效電晶體的源極或^H &導電透孔最終是接 電容器，其下電板是由腔洞3〇 9 中未顯示）。圖3所示之 以及栓塞3 00的頂表面所带成的、側壁、腔洞310的下表面 法，那就是，此電極可斤以开是成一的個„不過p還有另一種作 表面上之導電堆疊《電容哭3〇3羊或夕層之置於該腔洞 之上。從圖3之剖面圖可則置於介電質302 值均因此具體實施例之結構而有電夺/度以及整體的電容 容器介電質最好是選用五；：有斤增力:：时3 02處之電 ^ — 羊L 1匕一纽。此物質具有高介皙赍 ;，γ，！：:較高的電容密度(較之於早先使用之材 貝像疋一軋化夕）。另外，也可用氧化鈦、氧化矽、鈦 ι锶鋇或鈦酸鉛锆來作為該介電質。另外，圖3之έ士 用了腔洞的表面3。9，310以及頂表面3〇〇，而使盆 較大的電極面積。另外，圖3之電容器結構尚包含：於 電質匕中形成一直徑約1. 〇微米之譜之開口，並於該開口 中做一鐫塞3 0 1。該腔洞3 0 8則是形成於該鎢塞之中，其直 徑約〇· 5微米之譜，姓刻深度約在〇· 2微米至〇· 5微米的範 圍。很清楚地，較之於傳統電容器電板的面積特性尺寸約 在〇· 25微米之譜，此種結構將可提供出較大的用以形蕾 容器的面積。 ^ 圖4所示之另一具體實施例的優點是，其可使電容器電 板的可用表面積增加得更多。在圖4所示之具體實施例 中，介電質層D2被部份地回蝕刻，露出了鎢塞的外側壁 486813 五、發明說明（6) 一 -------一一 40 9。圖4中之具體實施例，除了該第二介電質 钱刻以及層30 2與30 3的成形，與圖3之具體實施例有2所口 同之外，其餘的基本方法步驟都是一樣的。於是， 二明起見，以下將合併討論圖3與4具體實施例之製造過丑 現在來討論製造步驟。圖5中可看到，介電質層D上 置了 一層鋁504，此鋁層已以化學機械研磨法弄^坦化、’， 如此可落實上述平坦化的好處。該導電透孔3〇5則是 準化的技術沈積而成。然後該在介電質層匕頂上之金; 5一04會被圖案化且蝕刻，以形成可連接下層電晶體（未顯3 不）之互連304。雖然本示範是以鋁質來作為互連的材 但其他的導電互連材質（譬如，金屬）以及金屬堆疊在此 可使用。接著，就如圖6所示，於該金屬3〇4之上，沈積一 第一介電質層D2，且最好是用電漿輔助化學氣相沈 (PECVD)來沈積。此h層最好是二氧化石夕。其他的材質以 及製造此層的技術，只要是在習於此藝人士所知範圍之 質與技術都是可以使用的。沈積完該介電質層h之後， 要以傳統的像是上光阻、光罩之方法予以圖案化並接著蝕 =，來開一個窗口 7 〇 6 (示於圖7 )。該在介電質d2中所開的 窗口 7〇6，具有大約1微米之譜的直徑。在使用化學氣相沈 積法於該窗口中形成該鎢塞與導電透孔之前，傳統上要= 於該窗口的側壁與下表面上，提供一層氮化鈦種子層（未 顯示），在該窗口中形成有該透孔及導電塞。緊接著，從 圖8可看到，再以標準的技術於該窗口 7〇6中回填一層導電 486813 五、發明説明（7) 物質8 〇 1，譬如，鶴或是銅 在形成了鎢塞801之你5 ° / , 步驟最好是執行以化需 道平坦化的步驟。此 表面<大致與介電質Y機械研磨法（CMP)，以使栓塞的上 發現，在沈積完介電；D的上表面共产平面。重看圖8與9可以 前），執行過一次ϋ之後（但在形成金屬―1 304之 D2且形成鎢塞801之後為械研磨，然後，在沈積完介質層 如上所討論的，此CMP又執打了 一次化學機械研磨。就 其製造上，纟演了押^在維持積體電路的平坦性以及 本發明之製程。那就？f的角色，且又可很輕易地相容於 後層中之介電質層的層狀，會在形成於隨 使可以減少此種浮雕狀物，t出大量的洋雕狀物。即 東西，因此會對後續& t攻種洋雕狀物乃屬額外的 以上所討論的，過程，產生不良的影響。就如 金屬對齊，也會因二之光微影蝕刻方法以及 *，上述之本發明的方相對 以及平坦的鎢塞9〇1，如此，A卩於^^產生千坦的介電質表面 後續的方法步驟變得容易。；、’坦化的達成，而使得 在平坦化步驟執行之後， 構送去接受活性離子❹ΚΚΙ)Ί9戶斤不之平坦化後結 h之上，形成一已巴亲^( ^)。先於該栓塞9〇1與介電質 後，會在圖1〇中之m處//^ΜβίΕ步驟4刻 之言普，深約〇.2微米至0.5微米範出圍―之個腔開门口直/為〇.5微米 Ν之腔洞。該腔洞深度是 486813 五、發明說明（8) 由R I E步驟控制，而該開口面積則是由該光阻之開口來控 制；所以，要做出他種的尺寸也是可以的。腔洞3 0 8的表 面以及表面300，共同形成了電容器的下電板。接著再以 傳統的技術沈積一層具高介電質常數（er)之物質302。最 好是以化學氣相沈積法沈積出五氧化二钽。其他的物質， 像是氧化矽，氧化鈦或鈦酸鋇勰，也是可以使用作該介電 質。最後，以物理氣相沈積法再沈積出頂電容器電板 3 0 3，其材質為導電物質，像是氮化鈦，氮化鈕或是氮化 鎢均可。 示於圖4之另一具體實施例，其製造方式基本上與圖3之 具體實施例是相同的，但有下列之修改處，即，在圖1 0所 示之結構製造出來之後，對介電質層D2執行一個標準的回 蝕刻。以傳統的圖案化方法，像、是上光阻、光罩然後蝕 刻，即可做出此回蝕刻。蝕刻後的結果會產生出一個部份 栓塞外露的結構。接著，再以與形成圖3電容相同的技 術，沈積出介電物質3 0 2與上電極4 0 3。此結構可增加可用 以形成電容器之可用面積，且最終結構之電容值也有所增 加0 於是5本發明產生出一個較之於以前’具有較優電容 密度之結構。以該導電栓塞取代多晶取來作為該下電極（ 或電板），避免了不希望出現之二氧化矽的形成，因而有 較佳的電容密度。另外，可用以製造電容器之可用面積也 會因該具有蝕刻洞於其中之栓塞的存在而有所增加。所以 ，就正如DRAM積體電路所需要的，本發明之結構同時做到

486813 五、發明說明（9) 了記憶體單元電容器之電容密度的增加以及總電容值的掩 加。最後，重新檢視本揭示，可以發現本發明之製造技^ 與許多的ULSI結構、物質及方法過程相容。除了 CMp之 ' 外，製造該電谷裔時所使用的介電質成形技術也相容於伊、 準的VLSI及ULSI結構。圖3與4具體實施例之電容器選用^ 譬如，五氧化二鈕來作為該高介電常數物質。特別地喜歡 使用像五氧化二钽這樣的金屬相容介電質的原因是，沈積 此類物質所需的溫度較低，大約僅在攝氏5 00度之譜或更' 低。此類沈積技術以及用以形成嫣塞之低溫沈積技術都具 有可相容於鑲嵌技術的好處。 本發明詳細說明完畢，雖然本文揭示的是較佳方法步驟 與方法程序及物質，但不同的方法步驟與方法程序及物 質，只要是在習於此藝人士所知的範圍内，也都是可以使 用的。為涵蓋所有可做出本發明所揭示改良電容器結與製 造方法之方法、方法程序與物質，思之將其納入本發明之 範圍。

第14頁 486813 案號 89100250 7^辱j B倐茫/雯永/補充 年//月彡曰 修正

圖式簡單說明

#

O:\61\61971.ptc 第15頁

Claims (1)

1. 486813 /。年/yf >日條正/t诳/補充 案號89100250 年/二月j曰 修正 __ T 六、申請專利範圍 . 1. 一種積體電路，包含： 一導電栓塞，具有頂表面及腔洞，該腔洞具有下表面及 側面； 一層介電物質，配置於該下表面、該側面以及至少一部 份的該頂表面上； · 以及 一導電層，配置於該介電質層上。 2. 如申請專利範圍第1項之積體電路，其中該層介電物 質選自於五氧化二鈕，氧化矽，氧化鈦以及鈦酸鋇勰。 3. 如申請專利範圍第1項之積體電路，其中該導電栓塞 是嫣。 4. 如申請專利範圍第1項之積體電路，其中該導電栓塞 配置在一具有上表面之介電質層中，且該導電栓塞具有之 頂表面大致上與該介電質層之該上表面共平面。 5. —種積體電路，包含： 一導電检塞，具有頂表面、腔洞以及至少一個外表面’ 該腔洞具有一下表面與側面； 一層介電物質’配置於該下表面、該側面、至少一部份 之頂表面以及至少一部份之該外表面上；以及 一導電層，配置於該介電質層上。 6 .如申請專利範圍第5項之積體電路，其中該層介電物 質選自於五氧化二鈕，氧化矽，氧化鈦以及鈦酸鋇勰所組丨_ 成之群組。 7.如申請專利範圍第5項之積體電路，其中該導電栓塞

   O:\61\61971.ptc 第16頁 486813 案號 89100250 年月 曰 修正 六、申請專利範圍 是鎢。 . 8. 如申請專利範圍第5項之積體電路，其中讀導電栓塞 部份地配置於介電質層中。 9. 一種積體電路，包含： 一導電栓塞，具有頂表面及腔洞，該腔洞具有側面，該 栓塞配置於該積體電路之介電質層中； 一層介電物質，配置於該腔洞之該側面以及至少一部份 的該頂表面上； 以及 一導電層，配置於該介電質層上。 1 0 .如申請專利範圍第9項之積體電路，其中該腔洞具有 一下表面且該層介電物質與該導電層更進一步地配置於該 下表面上。 11. 如申請專利範圍第9項之積體電路，其中該層介電物 質選自於五氧化二鈕，氧化矽，氧化鈦以及鈦酸鋇勰所組 成之群組。 12. 如申請專利範圍第9項之積體電路，其中該導電栓塞 尚包含至少一個外表面，以及該層介電物質更進一步地配 置於至少一部份的該至少一個的外表面上。 13. 如申請專利範圍第9項之積體電路，其中該導電栓塞 尚包含至少一個外表面，以及該層介電物質更進一步地配 置於至少一部份的該至少一個的外表面上。 14. 如申請專利範圍第9項之積體電路，其中該導電栓塞 是嫣。

   O:\61\61971.ptc 第17頁 486813 修正 案號89100250 年丨 >月3 曰 六、申請專利範圍 15. —種積體電路，包含： 一具有頂表面及腔洞之導電栓塞，該腔洞具有側面以及 至少一個外表面； 一層介電物質，配置於該腔洞之該側面、至少一部份的 該頂表面以及至少一部份的該栓塞之該至少一個的外表面 上；以及 一配置於該介電物質層上之導電層。 1 6.如申請專利範圍第1 5項之積體電路，其中該腔洞具 有一下表面且該層介電物質與該導電層更進一步地配置於 該下表面上。 1 7.如申請專利範圍第1 5項之積體電路，其中該層介電 物質選自由五氧化二鈕，氧化矽，氧化鈦以及鈦酸鋇勰所 組成之群組。 18. 如申請專利範圍第15項之積體電路，其中該導電栓 塞是鹤。 19. 如申請專利範圍第15項之積體電路，其中該導電層 選自由氮化鈦，氮化组以及氮化鎮所組成之群組。 20. 如申請專利範圍第15項之積體電路，其中該導電層 選自由氮化鈦，氮化组以及II化嫣所組成之群組。 2 1 .如申請專利範圍第1 5項之積體電路，其中該導電栓 塞配置在一具有上表面之介電質層中，且該栓塞之該頂表 面大致上與該介電質層之該上表面共平面。 22. —種用以製造積體電路電容之方法，該方法包含： 於介電質層窗口中，配置一栓塞；

   O:\61\61971.ptc 第18頁 486813 _案號89100250 年（>月3曰 修正 _1 六、申請專利範圍 研磨該栓塞及該介電質層，以形成一大致平坦的表面； 於該栓塞中形成腔洞； 以及 於該腔洞中以及一部份的該大致平坦表面上，形成一電 容器。 2 3 .如申請專利範圍第2 2項之方法，其中該研磨以化學 機械研磨法（CMP)來實現。 2 4.如申請專利範圍第2 2項之方法，其中該形成該電容 器尚包含：於該腔洞中及至少一部份的該表面上，配置一 介電物質層；以及於該介電物質層上，配置一導電物質 層 〇 2 5 .如申請專利範圍第2 4項之方法，其中該層介電物質 選自由五氧化二钽，氧化矽，氧化鈦以及鈦酸鋇鋰所組成 之群組。 2 6.如申請專利範圍第2 2項之方法，其中該栓塞是金 屬。 2 7.如申請專利範圍第2 4項之方法，其中該導電物質選 自由氮化鈦，氮化钽及氮化鎢所組成之群組。 28. —種用以製造積體電路之方法，該方法包含： 於介電質層窗口中，配置一栓塞； 研磨該栓塞及該介電質層，以形成一大致平坦的表面； 於該栓塞中形成腔洞； 移去一部份的該介電質層以露出該栓塞至少一個之外 壁；

   O:\61\61971.ptc 第19頁 486813 _案號89100250 fc年/>月3日 修正_ 六、申請專利範圍 . 以及 於該腔洞中、至少一部份的該頂表面上以及至少一部份 的該外壁上，形成一電容器。 2 9.如申請專利範圍第2 8項之方法，其中該研磨以化學 機械研磨法（C Μ P)來實現。 _ 3 0 .如申請專利範圍第2 8項之方法，其中該形成該電容 ^ 器尚包含：於該腔洞中、至少一部份的該大致平坦表面上 以及至少一部份的該外表面上，沉積一層介電物質；以及 於該介電物質層上，配置一層導電物質。 3 1 .如申請專利範圍第3 0項之方法，其中該層介電物質 選自由五氧化二钽，氧化矽，氧化鈦以及鈦酸鋇勰所組成 之群組。 3 2.如申請專利範圍第2 8項之方法，其中該栓塞是金 屬。 3 3.如申請專利範圍第3 0項之方法，其中該導電物質選 自於氮化鈦，氮化鈕以及氮化鎢所組成之群組。 3 4.如申請專利範圍第2 8項之方法，其中該介電質層乃 以沈積而成。 35. —種用以製造積體電路電容器之方法，該方法包 含·· 於介電質層中配置一導電栓塞及一窗口；研磨該介電質 層中之該栓塞以形成一大致平坦的表面；於該栓塞中蝕刻 出腔洞，該腔洞具有下表面及側面；於該腔洞中及至 少一部份的該大致平坦表面上，配置一層介電物質；以及

   O:\61\61971.ptc 第20頁 486813 _案號89100250 年（>月$日 修正 __ 六、申請專利範圍 於該介電物質層上，配置一層導電物質，其中該腔洞之 該側壁與該底表面、該介電物質層以及該導電物質層形成 該電容器。 36.如申請專利範圍第35項之方法，其中該層介電物質 選自由五氧化二钽，氧化矽，氧化鈦以及鈦酸鋇勰所組成 之群組。 3 7.如申請專利範圍第3 5項之方法，其中該栓塞是金 屬。 3 8.如申請專利範圍第3 5項之方法，其中該層介電物質 選自由氧化组，氮化鈦，鈦酸鋇錄以及鈦酸船錯所組成之 群組。 3 9 .如申請專利範圍第3 5項之方法，尚包含：移去一部 份的該介電質層以露出該栓塞至少一個之外壁；於該栓塞 之該側表面、該大致平坦表面之下表面以及該至少一個的 外表面上，配置一層介電物質；以及於該介電物質層上， 配置一層導電物質，其中該栓塞之該表面、該介電物質層 以及該導電物質層形成該電容器。

   O:\61\61971.ptc 第21頁