KR100308369B1 - 집적회로용 캐패시터구조 및 그 제조 방법 - Google Patents

Abstract

집적 회로의 메모리 소자에 사용되는 캐패시터 구조를 형성하는 방법이 제공된다. 상기 방법에는 제1 도전성 전극을 제공하며, 그 위에 제1 유전체 물질로 된 한 층을 형성하며, 상기 유전층을 통해 비아 홀을 개방하며, 상기 비아 개구 내에, 제1 유전체보다 높은 유전 강도를 갖고 상기 제1 전극과 접촉하는 캐패시터 유전체를 제공하며, 상기 결과로서 나오는 구조를 평탄화하며, 그 위에 제2 도전성 전극을 형성하는 단계가 포함된다. 양호하게는, 상기 제2 유전체가 강유전성 유전체 물질을 포함할 때, 상기 비아홀의 측벽은 상기 강유전체와 제1 유전체 층 사이에 확산장벽을 제공하기 위해 유전체 장벽 층과 정렬된다. 유리하게, 완전히 평평한 구조를 위해 화학 기계적 폴리싱에 의해서 평탄화가 수행된다. 상기 방법으로 초미세 VLSI 및 ULSI 집적 회로에 사용하기 위해 CMOS, 바이폴라 및 바이폴라 CMOS 공정으로 집적될 수 있는 간단하고, 소형인 구조의 캐패시터가 제공된다.

Description

[발명의 명칭]

집적 회로용 캐패시터 구조 및 그 제조 방법

[발명의 분야]

본 발명은 집적 회로용 캐패시터 구조 및 그 제조 방법에 관한 것으로, 특히 강유전성(ferroelectric) 랜덤 엑세스 메모리에 사용되는 강유전성 캐패시터(ferroelectric capacitor)에 응용되는 집적 회로용 캐패시터 구조 및 그 제조 방법에 관한 것이다.

[발명의 배경]

집적 회로용 강유전성 랜덤 엑세스 메모리 소자(FERRAMs)는 캐패시터 유전체로서 강유전성 유전체 물질(ferroelectric dielectric material)의 특성의 장점을 이용한다. 양호한 강유전성 유전체 물질로는, 리드 지르코네이트 티타네이트(PZT), 바륨 스트론튬 티나나이트 및 여러 다른 물질과 같은 티타네이트를 포함하는 페로브스카이트 구조의 물질이 있다. 전형적으로 이러한 강유전성 유전체 물질은 종래의 집적 회로에서 사용되는 캐패시터 유전체, 예를 들어, SiO₂및 Si₃N₄(ε＜10)과 비교하여 매우 높은 유전 상수(ε＞＞100)를 갖는다. 더우기, 인가된 전압의 극성에 따라 두개의 안정된 극성 상태 중 하나가 강유전성 물질에 인가될 수 있으며, 상기 강유전성 물질은 전압을 제거한 후에도 선택된 극성 상태로 유지된다. 따라서, 비휘발성의 고밀도 강유전성 메모리 소자가 제공될 수 있다. FERRAMs의 다른 공지된 장점은 5V 이하로도 프로그램이 가능하며, 엑세스 타임이 빠르며(＜ 40 ns), 전력 소모가 적으며, 다수의 리드/라이트 사이클에 대해서도 견실하며, 방사 억제(radiation hardness)를 나타낸다는 것이다.

비휘발성 DRAMs의 애플리케이션으로서 강유전성 물질을 사용하는 이점으로 인해 강유전성 유전체 물질로 된 층을 증착하기 위한 개선된 공정이 급속히 개발되어 왔다. 집적 회로 응용에 연구된 공지된 증착 방법에는, 예를 들어, 메탈로-오가닉 졸-겔 및 다른 스핀-온 리퀴드 공정(spin on liquid process), 화학 기상 증착(CVD), 스퍼터링, 레이저 제거(laser ablation), 전자 빔 증착 및 이온 빔 증착이 있다.

한편, 강유전성 캐패시터를 상보형 금속 산화물 반도체(CMOS), 바이폴라 또는 바이폴라-CMOS 집적 회로로 집적시키는 것은 공지된 공정 기술과 호환되는 공정을 필요로 한다.

예를 들어, 메모리 셀 캐패시터에 저장된 전하를 갖는 하나의 캐패시터/하나의 트랜지스터형의 공지된 DRAM 메모리 셀에서, 상기 캐패시터는 MOS 전계 효과 트랜지스터(엑세스 트랜지스터)의 소스-드레인 경로를 통해 비트 라인으로 선택적으로 결합되며, 상기 엑세스 트랜지스터의 게이트 전극은 워드 라인으로 결합된다. 메모리 셀을 제조하기 위한 종래의 방법에는 반도체 기판 웨이퍼에 엑세스 트랜지스터를 형성하고 각 트랜지스터에 인접한 기판 상에, 예를 들어, 필드 절연층과 같은 유전체 층의 상부에 평면형 캐패시터 구조를 제조하는 것이 포함된다. 캐패시터들은 종래에는 제1 도전층, 캐패시터 유전체 층, 상부 제2 도전층의 증착에 의해 형성된다. 각각의 캐패시터 즉, 제1 및 제2 도전성 전극과 중재(intervening) 캐패시터 유전체를 형성하기 위해 샌드위치 층이 패턴되고 에칭된다.

에칭은 전형적으로 건식 에칭 공정, 예를 들면, 이온 반응성 에칭에 의해 수행된다. 그러나, 종래의 반도체 물질에서 찾아볼 수 없는 원소를 포함하는 PZT(PbZr_xTi_1-xO₃)와 같은 강유전성 유전체 물질을 패터닝하는데 종래의 건식 에칭 화학 물질을 적용하는 데에는 문제점들이 생긴다.

1991, 집적 강유전성에 관한 국제 심포지움에서 샌체즈(Sanchez)등의 문헌, 명칭 “GaAs 강유전성 비-휘발성 메모리에 대한 공정 기술 개발”에는 상부의 전극 및 하부의 강유전성 유전체 층을 에칭 및 형성하기 위한 이온 밀링 단계(ion milling)에 이어서, 마스킹하고 상기 하부 전극을 형성하기 위해 이온 밀링하는 또 다른 단계에 대해 기술한다.

또한, 강유전성 물질을 패터닝하기 위한 습식 에칭 방법이, 예를 들어, 아셀레니스의 미합중국 특허 제4,759,823호 명칭 “PLZT 박막 패터닝을 위한 방법”에 기술된 바와 같이 강유전성 유전체 물질을 갖는 종래의 평평한 판 캐패시터 제조에 연구되어 왔다.

더우기, FERRAMs에 유리한 많은 페로브스카이트 강유전성 유전체는 실리콘 및 실리콘을 포함하는 물질과 반응한다. 따라서, 폴리실리콘 전극, 또는 실리콘 기판 영역에 의해 제공된 하부 전극을 갖는 종래의 DRAM 셀 구조는 적합하지 않다.

강유전성 유전체 물질은 예를 들어, 실리콘 이산화물, 실리콘 질화물과 같은 종래의 유전체 물질과 반응 및 상호 확산되는 것으로 공지되어 있다. 강유전성 캐패시터 유전체와 종래의 유전체 사이의 경계에서 불순물 상호 확산이 발생될 수 있다. 강유전성 물질들의 다른 상호작용은 전극에 사용되는 도전층으로 인해 발생한다. 후자의 경우는, 예를 들어, 상기 전극 경계에서 비도전성 산화물을 형성시킬 수 있다.

리드 및 티타늄과 같은 원소의 확산과, 강유전성과 그와 접촉되는 전극 물질과의 반응은 강유전성 물질과 전극 물질 사이에 적당한 장벽 층을 제공하므로 피할 수 있다. 그 대신에 상기 강유전성 물질과 심하게 상호 확산되거나 반응하지 않는 적당한 전극 물질이 선택되어야 한다.

예를 들어, 월터스 등(필립스)의 미합중국 특허 제5,122,477호 명칭 “메모리 소자를 형성하며 다층 하부 및 상극 전극을 갖는 강유전성 유전체 물질 함유 캐패시터를 포함하는 반도체 소자 제조 방법”에는 다층 전극을 이용하여, 종래의 박박 캐패시터 셀 구조에 기초한 강유전성 캐패시터 제조 공정이 기술된다. 강유전성 유전체(ferroelectric dielectric)를 갖는 박막 캐패시터용으로 선택된 금속 및 금속 산화물 전극 물질이 마쯔바라(NEC)의 미합중국 특허 제5,122,923호 명칭 “박막 캐패시터 및 그 제조 공정”에 기술되어 있다. 다른 박막 강유전성 캐패시터 구조가 이튼 주니어(Ramtron)의 미합중국 특허 제5,109,357호 명칭 “증가된 전하량을 비트 라인에 전달하기 위한 DRAM 메모리 셀 및 그 동작 방법”과 샌두(마이크론 테크놀러지)의 미합중국 특허 제5,187,638호 명칭 “실리콘 상의 강유전성 및 PZT 유전체를 위한 장벽 층”에 기술되어 있다.

그러나, 바이폴라 CMOS 집적 회로에서는, 강유전성 캐패시터 제조 공정이 종래의 공지된 실리콘 공정 기술과 호환되는 것이 바람직하다. 따라서, 강유전성 소자는 불필요하게 전체 공정 단계수가 증가하거나 공정이 복잡해지지 않고도, 최소수의 마스크 레벨을 추가하여 바이폴라 및 CMOS 집적 회로 소자와 완전히 일체화 될 수 있다.

[발명의 요약]

따라서, 본 발명은 전술된 피하거나 감소시킬 수 있는 캐패시터 및 캐패시터 구조 형성 방법을 제공하고자 하는 것이다.

본 발명의 한가지 특징에 따라 기판 상에 형성된 집적 회로의 메모리 소자에 대한 캐패시터 구조가 제공되는데, 상기 구조는 상기 기판 상에 제1 전극을 형성하는 제1 도전층; 상기 제1 전극 상의 제1 유전체를 통해서 연장되는 비아(via)의 측벽을 형성하는 제1 유전체 물질의 상부층(overlying layer)- 상기 비아는 상기 제1 유전체 물질보다 높은 유전 강도(dielectric strength)로 특징지어지는 캐패시터 유전체 물질층으로 충전되고, 상기 캐패시터 유전체층은 하부의 제1 전극과 접촉하고, 상기 캐패시터 유전체는 상기 제1 유전체 층의 표면과 동일 평면 상의 표면을 가짐-; 및

상기 캐패시터 유전체의 표면과 접촉하는 제2 전극을 형성하는 제2 도전층을 포함한다.

따라서, 캐패시터 유전체가 둘레의 제1 유전체 층에서 형성된 비아 개구 내에서 로컬라이즈(localized)되는 간단한 소형 캐패시터 구조가 제공된다.

상기 구조로 인해, 종래의 캐패시터 유전체에 대한 패터닝 및 에칭이 필요없이 캐패시터의 제조가 가능하다.

상기 캐패시터 구조는 탄탈륨 산화물과 같은 종래의 높은 유전 강도 유전체, 또는 유리하게는 PZT와 같은 강유전성 유전체 물질 및 다른 페로브스카이트 강유전성 유전체 물질을 포함하며, 상기 물질들을 적당한 공지 방법에 의해 비아 개구에 증착될 수 있다. 양호하게는, 상기 유전체가 상기 둘레의(surrounding) 제1 유전체층과 반응할 수 있는 강유전성 또는 다른 유전체일 때, 유전체 장벽 층은 상기 비아 개구의 측벽에 정렬되어 제공된다. 편리하게도 이것은 예를 들어, 알루미늄 산화물, 실리콘 산화질화물, 또는 상기 제1 유전체와 상기 캐패시터 유전체 사이의 확산 장벽으로 작용하는 다른 적당한 유전체인, 비도전성 유전 물질로 된 측벽 스페이서로 제공된다. 상기 제1 유전체 층 밑에는, 종래의 방식으로 즉, 상기 제1 도전층을 증착 및 패터닝하므로 제1 (하부) 전극이 제공된다. 상기 캐패시터 구조는 상기 비아 개구 내의 캐패시터 유전체와 접촉하는 제2 (상부) 도전성 전극을 형성하는 덮는 제2 도전층으로 완성된다. 양호하게는, 상기 제1 및 제2 도전층의 물질은 상기 캐패시터와 직접 접촉한다. 그러나, 필요하면, 상기 제1 및 제2 전극은 상기 캐패시터 유전체와 상기 도전층 사이에서 도전성 장벽을 포함할 수 있다.

양호하게는, 전극과 접촉하지 않는 캐패시터 유전체의 소정 표면은 둘레의 유전체 물질과 상호 작용을 줄이기 위해, 상기 유전체 측벽과 동일 물질인 유전체 장벽에 의해서 캡슐화된다. 따라서, 상기 유전체는 제1 유전체의 비아 개구 내 캐패시터 전극 사이에서 제한된다. 상기 강한 유전체는 상기 전극과 접촉하며, 그렇지 않을 때는 둘레의 유전체 물질과의 바람직하지 않은 상호 작용을 방지하기 위해 유전체 장벽 물질에 의해 캡슐화 된다.

유리하게는, 상기 캐패시터 구조가 완전히 평탄화된 표면 구조를 야기시키는 공정에 의해 제공되어, 제1 유전체 및 캐패시터 유전체는 후속되는 접촉층 및 상호접속 금속층의 구조를 단순화하기 위해 공동 평면의 표면을 갖는다.

따라서, 강유전성과 같은 것을 포함하는 높은 유전 강도 물질의 우수한 유전체 특성이 이용될 수 있는, 단순한 소형 캐패시터 구조가 제공된다. 상기 캐패시터 구조는 바이폴라, CMOS 및 바이폴라 CMOS 집적 회로에 적합하다.

본 발명의 또 다른 특징에 따르면, 기판 상에 집적 회로의 메모리 소자에 사용되는 캐패시터 제조 방법이 제공되는데, 상기 방법에는, 상기 기판 상에 제1 도전성 전극을 형성하는 제1 도전층을 제공하며; 상부에 제1 도전성 전극층을 제공하며; 상기 제1 유전체 층을 통해, 가파른 측벽을 갖고 하부에서 제1 도전성 전극을 노출시키는 개구를 한정하며; 상기 개구를 상기 제1 유전체 물질의 유전 강도보다 큰 유전 강도를 특징으로 하는 캐패시터 유전체 물질로 채우며; 상기 유전체 층의 둘레의 표면과 동일 평면 상의 캐패시터 유전체 물질의 표면을 제공하기 위해 최종 구조를 평탄화하며; 상기 캐패시터 유전체 물질의 표면을 포함하는 제2 도전 전극을 형성하는 제2 도전층을 제공하는 단계가 포함된다.

따라서, 제1 전극 위에 놓이는 제1 유전체 물질에서 형성된 비아 개구 내에서 캐패시터 유전체가 로컬라이즈되는 하나의 간단한 공정이 제공된다. 상기 비아 개구의 칫수는 예를 들면, 콘택트 홀 또는 비아 직경과 같이, 상기 공정의 최소 임계 칫수 중 전형적인 칫수이다. 양호하게는, 상기 캐패시터 유전체는 캐패시터 유전체 층을 전체저으로 증착시켜 제공되며, 그후 상기 결과로서 나오는 구조의 에칭 백 및 평탄화는 완전히 평탄화된 표면 구조를 제공하기 위해서 화학 기계적 폴리싱(CMP)에 의해 수행된다. 만약 필요하면, 상기 제1 유전체 층은 CMP에서 공지된 바와 같이 폴리싱 정지 층을 제공하기 위한 CMP 저항 물질로 된 표면 층을 포함한다. 평평한 구조로 인해, 예를 들어, 콘택 금속층 제공과 같은 후속되는 공정 단계가 간단해 진다. 더우기, 상기 캐패시터 유전체가 강유전성 유전체 물질이거나, 건식 에칭 공정이 부적합한 유전체일 때, 상기 강유전성 유전체에 대한 종래의 패터닝 및 에칭은 생략될 수 있다.

양호하게는, 상기 캐패시터 유전체가 상기 제1 유전체와 상호 작용하는 물질을 포함할 때, 상기 방법은 캐패시터 유전체로 상기 개구를 채우는 단계 전에 상기 개구의 측벽과 정렬되는 유전체 장벽 층을 제공하는 단계를 포함한다.

따라서, 상기 캐패시터 유전체가 강유전성 유전체 물질을 포함할 때, 상기 둘레의 제1 유전체 층과 상호 작용을 방지하기 위해 적당한 유전체 장벽이 제공된다. 편리하게, 상기 유전체 장벽 층을 형성하는 것은 종래의 공정, 즉 컨포멀 증착(conformal deposition) 및 비등방성 에칭에 의해서 비도전성 유전체 측벽 스페이서를 형성하는 것을 포함한다.

상기 제1 유전체 물질 및 캐패시터 유전체의 공동 평면 영역에 갖는 평탄화된 경계를 남기기 위해서 에칭 백한 후에, 제2(상부) 전극을 형성하기 위해 제2 도전층이 제공된다. 만약 필요로 하면, 상기 제1 및 제2 전극은 상기 캐패시터 유전체와 접촉하는 도전성 장벽 층을 포함한다.

상기 제2 전극은 상기 비아 개구 내의 캐패시터 유전체와 직접 접촉하는 제1 상호 접속 레벨부를 포함한다. 예를 들어, 제3 비도전성 유전체 물질로 된 또 따른 층은 상기 캐패시터 유전체 층의 노출된 표면을 캡슐화하기 위해 전체가 증착되고, 그후 상기 캐패시터 유전체를 노출시키기 위해 콘택트 홀이 열리고 공지된 공정에 의해서 적당한 콘택 금속층이 제공된다.

그 대신에, 제2 도전층을 제공하고 상부 전극을 형성한 후에, 상기 방법은 둘레의 층과 확산 및 상호 작용을 감소시키기 위해서 상기 제2 전극과 접촉하지 않는 캐패시터 유전체 층의 노출된 표면을 유전체 장벽 층으로 캡슐화하는 단계를 포함한다. 상기 장벽 층은 상기 측벽 스페이서를 형성하는 것과 동일한 물질이 될 수 있다. 결과적으로 종래의 금속간 유전체는 전체적으로 증착되고 전극 콘택 및 상호 접속 금속층이 종래의 방법으로 제공된다.

장벽 층을 형성하는 다른 방법으로, 상기 제1 유전체 및 상기 캐패시터 유전체의 경계에서 조절된 상호 확산으로 비교적 안정된 혼합 합성물의 경계 영역이 발생되며, 이는 장벽 층으로서 더 상호 확산시키는데 효율적으로 작용한다.

따라서, 유전체 확산 장벽이 상기 강유전성 물질과 다른 반도체 물질 사이의 상호 작용을 감소시키는, 소형 구조의 강유전성 캐패시터 제조 방법이 제공된다.

본 발명은 강유전성 물질 및 높은 유전 강도를 갖는 다른 유전체 물질을 포함하는 캐패시터 유전체를 바이폴라, CMOS 또는 바이폴라 CMOS 집적 회로 제조 공정의 캐패시터로 집적시키는 캐패시터 구조 및 그 제조 방법을 제공한다. 상기 캐패시터 구조 형성 방법은 강유전성 유전체 물질을 포함하는 캐패시터 유전체에 대한 여러 공지된 방법을 이용하는데 적합하다. 상기 방법은 캐패시터 구조를 형성하는데 최소수의 부가적인 공정 단계 및 마스크 레벨을 필요로 한다.

따라서, 전술된 문제점들이 방지 또는 감소된 집적 회로용 캐패시터 구조 및 그 제조 방법이 제공된다.

[도면의 간단한 설명]

본 발명의 실시예들이 첨부된 도면을 참조하여, 예를 통해서 설명된다.

제1도는 종래의 공지된 DRAM셀을 포함하는 집적 회로의 일부에 대한 개략적 횡단면도;

제2도는 종래의 또 다른 공지된 DRAM셀을 포함하는 집적 회로의 일부에 대한 개략적 횡단면도;

제3도는 본 발명의 제1 실시예에 따른 캐패시터 구조를 포함하는 집적 회로의 일부에 대한 개략적 횡단면도;

제4도는 본 발명의 제2 실시예에 따른 캐패시터 구조를 포함하는 집적 회로의 일부에 대한 개략적 횡단면도;

제5 내지 12도는 본 발명의 제1 실시예에 따른 메모리 셀의 캐패시터를 형성하는데 있어서 연속되는 단계에서 부분적으로 제조된 집적 회로 구조의 일부에 대한 개략적 횡단면도;

제13 내지 15도는 본 발명의 제2 실시예에 따른 메모리 셀의 캐패시터를 형성하는데 있어서 연속되는 단에서 부분적으로 제조된 집적 회로 구조의 일부에 대한 개략적 횡단면도;

제16도는 본 발명의 제1 실시예의 한 변형에 따른 캐패시터 구조에 대한 개략적 횡단면도;

제17도는 본 발명의 제3 실시예에 따른 캐패시터 구조에 대한 개략적 횡단면도;

제18도는 본 발명의 제4 실시예에 따른 캐패시터 구조에 대한 개략적 횡단면도.

[양호한 실시예에 대한 설명]

제1도에는 P-형 실리콘 웨이퍼의 일부를 포함하며 트랜지스터(14) 및 캐패시터(16)를 포함하는 반도체 기판(12)에 제조된 종래 기술의 DRAM 셀(10)이 도시된다. 상기 트랜지스터는 소스 및 드레인 영역(18)을 형성하는 기판의 고농도로 n-도프된 영역을 포함한다. 인접하여 저농도로 N-도프된 영역(20)이 상기 캐패시터의 한 전극을 형성한다. 덮이는 유전층은 캐패시터 유전체(22) 및 트랜지스터의 게이트 유전체(24)를 제공한다. 도프된 폴리실리콘의 도전층(26)은 캐패시터 구조의 제2 전극(28)과 트랜지스터의 게이트 전극(30)을 형성한다. 따라서, 이러한 형태의 구조는 각각 제1 및 제2 캐패시터 전극(20, 28)을 제공하기 위해 실리콘 기판 및 폴리실리콘 층을 이용한다. 그러나, 본원에서 관련된 대부분의 강유전성 캐패시터가 실리콘 및 폴리실리콘과 반응하므로, 본 구조는 강유전성 캐패시터로는 적합하지 않다.

제2도에 도시된 것과 같은 또 다른 공지된 기술의 DRAM 셀(32)이 기판(38)상에 형성된 캐패시터(34) 및 트랜지스터(36)를 포함하며, 상기 캐패시터(34)는 필드 절연 영역(42)을 덮는 유전체(40)의 한 층위에 제공된다. 전극(44, 46)은 삽입 캐패시터 유전층(50)으로 형성된다. 상호 접속 금속층(52)은 상기 캐패시터의 상부 전극(46)과 접촉되며 상기 엑세스 트랜지스터(36)의 소스/드레인 영역(54)과 접속된다. 최종 구조는 비평면형이다. 상기 전극(44, 46)은 다층 구조의 도전층을 포함한다. 따라서, 상기 도전성 전극 물질 및 캐패시터 유전 물질을 포함하는 다수의 층을 패터닝 및 에칭하는 것이 필요하다. 상기 에칭 공정은 상기 캐패시터 유전체가 강유전성 물질일 때 문제를 발생시킬 수 있다.

본 발명의 제1 실시예에 따른 집적 회로에서, 메모리 소자의 캐패시터(50)가 P 형, ＜100＞ 반도체 실리콘 웨이퍼의 형태로, 집적 회로에서 종래의 기판(52)에 제공되며, 그중 일부가 제3도에 도시된다. 상기 기판은 여러 다른 전자 소자 구조(도시되지 않음)를 포함하는 부분적으로 제조된 집적 회로의 소자들을 포함한다. 상기 기판 상에 제공된 제1 도전층은 비도전성 유전층(53)에 의해 반도체 기판으로부터 절연된 캐패시터의 제1 (하부) 전극(54)을 형성한다. 적당한 도전성 금속, 합금 또는 도전성 금속 산화물로 된 단일 층(54)이 제공될 수 있다. 도시된 것과는 달리, 상기 전극(54)은 도전성 금속을 포함하는 다층 구조 또는, 도전성 산화물과 같은 금속 산화물 층(56) 및 도전성 장벽 층(58)을 포함한다. 종래의 유전체(60)로 된 덮는 층은 비아 개구(62)를 형성한다. 상기 비아 개구부는 캐패시터 유전체 물질(66)로 채워진다. 상기 캐패시터 유전체 물질은 상기 제1 유전체보다 더 높은 유전 강도를 특징으로 하며 종래의 높은 유전 강도 유전체, 또는 양호하게는, 강유전성 물질을 포함할 수 있다. 상기 캐패시터 유전체(66)는 측벽 스페이서의 형태로서, 삽입 유전체 장벽 층(64)에 의해 제1 유전층(60)으로 부터 절연된다. 유리하게, 상기 캐패시터 유전체가 강유전성 물질일 때, 상기 장벽 층(64)은 상기 강유전성 유전체 물질(66)과 종래의 유전체(60)사이의 상호 작용을 방지하기 위한 확산 장벽으로 작용한다. 상기 제1 전극과 유사한, 단일 및 다층 구성으로 된 제2 도전성 전극(68)이 상기 제2 유전 물질(66)상에 제공되며 상기 캐패시터 구조를 완성한다. 유전체 장벽 층(70)을 덮는 층은 상기 전극과 접촉하지 않는 제2 유전층(66)의 일부 표면을 캡슐화하며, 종래의 유전체(72)의 또 다른 층이 제공된다. 콘택트 홀(74)은 유전체 층(70, 72)을 통해 열리며 상기 제2 전극으로 접촉은 예를 들어, 상호 접속 금속층(76)를 포함하는 도전층(74)에 의해서, 종래의 방식으로 제공된다.

제2 실시예에 따른 캐패시터 구조를 포함하는 집적 회로에서, 그 구조는 제1 실시예의 집적 회로와, 제1 전극(154)이 기판(152)상에 제공되며, 캐패시터 유전체(166), 즉 강유전성 유전체 물질이 제1 유전층(160) 내의 개구 내에서 형성된 측벽 스페이서(164)의 형태로 유전체 장벽 층(164)에 의해 종래의 둘레의 유전 물질(160)로 부터 절연된다는 것이 유사하다. 그러나, 상기 구조는, 평면형의 덮는 유전체 층이 제공되는데, 상기 유전체 층은 유전체 층 장벽(170)의 제1 층을 포함하며 종래의 유전체(172)의 덮는 층이 상기 강유전성 유전체 물질(166)의 표면을 캡슐화하며 상기 유전층(160)의 인접한 공동 평면 표면상에서 연장된다는 것이 다른다. 콘택트 홀은 상기 유전층(170, 172)를 통해 제공된다. 덮는 도전층(176)은 콘택트 홀(174)로 연장되며 상기 캐패시터 유전체와 직접 접촉된다. 상기 후자의 구조는 도전층(176)이 상호 접속 금속층을 형성할 때 적합하며 상기 강유전성 물질과 호환되는 금속 또는 금속 합금을 포함하여, 상기 강유전성 층과 직접 접촉될 수 있다. 따라서, 제1 실시예에서와 같이 분리된 제2 전극을 형성할 필요가 없다.

상기 제1 및 2 실시예에 따른 캐패시터 구조에서, 상기 캐패시터 유전체는 제1 전극층에 형성된 비아 개구 내에 형성된다. 따라서, 상기 제2 유전체 층의 패터닝 및 에칭이 필요없게 된다. 상기 캐패시터 유전체가 강유전성 물질일 때, 상기 구조는 상기 캐패시터 유전체와 상기 전극 사이의 직접 접촉 외에도, 상기 캐패시터 유전체가 유전체 장벽 층에서 캡슐화되도록 한다. 상기 장벽 층은 상기 캐패시터 유전체 물질과 심하게 반응하지 않으며 불순물에 대한 확산 장벽으로 작용하며 둘레의 물질과의 반응을 방지하는 비도전성 물질에 의해서 제공된다.

이상적으로, 상기 캐패시터 유전체를 포함하는 비아 개구 및 금속층을 위한 덮는 접촉 바이어스는 최소의 기하학적 구성, 즉 최소의 임계 칫수로 형성된다. 그러나, 실제로는 상기 캐패시터 유전체를 포함하는 상기 비아 개구는 도면에 도시된 바와 같이, 접촉 미스레지스트레이션(misregistration)의 허용 오차를 허용하고 제조성을 개선하기 위해 후속되는 금속화 층에 대한 접촉 비아보다 크게 될 수 있다.

제1 실시예에 따른 캐패시터 구조를 포함하는 집적 회로 제조 방법에서, 부분적으로 제조된 집적 회로가 비도전성 유전체 물질의 표면 절연층(53)을 갖는 반도체 기판(52)상에 제공된다. 제1 도전층(54)이 상기 기판 상에 증착되며 상기 캐패시터의 제1 (하부) 전극을 형성하기 위해 종래의 방식으로 패턴된다. 상기 전극은 다수의 도전층을 포함하는데, 예를 들면, 금속층(56) 및 도전성 금속 산화물로 된 덮는 적당한 도전성 장벽 층(56)을 포함한다. 그 대신에 상기 도전성 전극은 증착되는 캐패시터 유전체와 호환되는 적당한 도전성 금속 또는 금속 산화물로 된 단일 층(54)을 포함한다.

종래의 유전체 물질로 된 얇은 층(60)이 전체적으로 증착되고, 밑에 놓이는 제1 도전성 전극(54)을 노출시키는 가파른 측면 개구(61)를 형성하기 위해 패턴 및 에칭된다. 상기 가파른 측면 개구(61)는 산업체에서 잘 알려져 있듯이 공지된 종래의 비등방성 에칭 방법으로 형성될 수 있다. 상기 개구는 전형적인 콘택트 홀 또는 비아 개구가 같은 칫수를 갖는다.

전형적으로, 상기 유전체 절연층(60)은 예를 들어, 화학 기상 증착에 의해 형성된 약 1000 옹스트롱의 실리콘 산화물과 같은 유전체 층을 포함한다. 따라서, 예를 들어, ≤0.5 라인폭 공정에서, 상기 개구의 형상 비는 약 1:4 (깊이 대 폭)이 될 수 있다.

제1 유전층(60)은 예를 들어, 화학 기상 증착 공정에 의해서 형성된, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물과 같은 종래의 유전체가 될 수 있다. 그 대신에 상기 제1 유전체 층은 폴리머 유전체 층을 포함할 수 있다.

상기 개구(62)를 형성한 후에, 국부화된 유전체 장벽 층(64)은 후술되듯이 상기 개구 내의 상기 유전층의 측벽에 형성되며, 그후 상기 개구는 캐패시터 유전체로 채워진다.

상기 캐패시터 유전 물질은 상기 개구를 상기 유전체 층의 표면 레벨로 채우기 위하여 공지된 방법으로 증착된다. 상기 개구를 채우는 것은 예를 들어, 제2 유전체 층 전체를 증착하므로 수행될 수 있으며, 이어서 에칭 백 또는 폴리싱에 의해, 상기 캐패시터 유전체를 제1 유전체의 상기 표면과 상호 평면인 레벨로 제거하는 평탄화가 따른다. 증착은 적당한 공지된 공정, 예를 들면, 졸-겔 증착, CVD, 스퍼터링, 레이저 제거, 스핀 온 글라스에 의해 수행될 수 있다. 양호한 강유전성 유전체 물질은 졸-겔 공정 또는 CVD에 의해 증착된 PZT이다. 다른 페브로스카이트 강유전성 유전체 물질, 강유전성 산화 물질, 비강유전성 고유전 강도 물질, 즉, 탄탈륨 산화물과 같은 선택된 비도전성 금속 산화물이 그에 대체해서 사용될 수 있다.

상기 강유전성 물질의 표면 층을 포함하는, 상기 최종 구조는 완전히 평탄화된 표면을 제공하기 위하여 에칭 백되며, 따라서 상기 강유전 물질은 상기 개구를 상기 제1 유전체 층의 둘레의 표면과 상호 평면인 레벨까지 채워진다. 양호하게는, 상기 유전층은 화학 기계적 폴리시 저항 물질의 표면 층을 포함하며, 따라서 화학 기계적 폴리싱에 의해 쉽게 수행될 수 있으며, 따라서 완전히 평탄화된 표면을 제공하기 위해 기판 상에서 상기 폴리시 저항층의 평평한 표면 위로 연장되는 층을 선택적으로 제거한다. 필요하면, 예를 들어, 실리콘 탄화물, 실리콘 질화물 또는 보론 질화물로 된 CMP 저항층이 상기 강유전성 물질을 증착하기 전에 제1 유전 물질의 표면에 제공된다. 따라서, 상기 강유전성 물질이 쉽게 에칭 백되어, 완전히 평탄화된 구조를 제공하며, 공지된 강유전성 유전체 물질의 건식 및/또는 습식 에칭에 대한 다른 방법이 갖는 문제를 피할 수 있게 된다.

상기 증착 방법에 의존하여, 상기 물질을 결정화하고 조밀하게 하기 위해 강유전성 캐패시터 유전체를 어닐링하는 것이 요구될 수 있다. 필요하면, 강유전성 층을 증착시킨 후에 적당한 어닐(anneal) 단계는 예를 들어, 섭씨 600-700도에서 산소를 포함하는 대기에서 열처리를 포함할 수 있다. 열처리 중에, 상기 측벽 스페이서(64)를 형성하는 장벽 물질은 강유전성 물질 및 제1 유전 물질의 상호작용을 방지하기 위해 상기 강유전성 물질 내 불순물에 대한 확산 장벽으로 작용한다.

따라서, 유전체 장벽 층(64)은 Al₂O₃와 같이 적당한 유전 물질의 층으로 된 측벽 스페이서(64)로 형성되며, 이는 상기 강유전성 유전체 물질과 제1 유전 물질 사이에 확산 장벽을 제공한다. 상기 개구 내 측벽 스페이서(64)는 예를 들어, 상기 강유전성 장벽 층(64)를 전체 증착과 같은 종래의 방법에 의해서 형성되며, 이어서 상기 하부 내에 밑에 깔리는 제1 전극층을 노출시키기 위해 비등방성 에칭이 따르며, 제7 도에 도시된 바와 같이 테이퍼된 측벽(64)을 남긴다.

상기 캐패시터 구조를 완성하기 위해, 제2 도전층(68)이 전체적으로 제공되며 상기 강유전성 유전체 물질에 의해 채워진 영역의 표면상에서 상기 캐패시터의 제2 (상부) 접촉 전극을 형성하도록 패턴된다. 상기 제2 전극은 예를 들어, Pt, 또는 다른 적당한 귀금속, 금속 합금, 또는 RuO₂와 같은 도전성 금속 산화물을 포함한다. 또한, 상기 전극은 도전성 장벽 층 및, 예를 들어, Pt/RuO₂와 같은 덮는 도전성 금속층을 포함하는 다수의 도전층으로 된 다층 구조를 포함한다. 상기 후자는 구조에 있어서 상기 제1 전극과 유사하며, 상기 장벽 층은 상기 강유전성 물질과 상기 도전성 전극 물질 사이에 놓인다. 상기 제2 전극(68)은 상기 강유전성 물질(66)의 평탄화된 표면상에서 접촉 영역을 형성하기 위해 패턴화된다. 계속해서 상기 측벽 스페이서와 동일한 Al₂O₃같은 유전체 장벽 물질로 된 층(70)을 포함하는 상부 유전체가 상기 강유전성 층의 노출된 표면을 캡슐화하기 위해 전체적으로 제공된다. 예를 들어, 실리콘 이산화물과 같은 종래의 유전체로 된 상부 층(72)은 그 위에 종래의 방법으로 상호 접속 금속층을 형성하기 전에 부가적인 두께의 유전체를 제공한다. 제 12 도에 도시된 바와 같이, 접촉 홀(75)은 상기 유전체 층(70, 72)을 통해서 형성되며 상부의 접촉 금속층(76)이 상기 접촉 홀 내의 제2 전극과 접촉한다.

상기 상부 전극에 대한 접촉은 접촉 홀을 개방하기 위해 상기 유전체 층을 비등방성으로 에칭하는 것과 도전성 금속층을 증착하는 것을 포함하는 종래의 단계에 의해서 계속해서 제공된다. 적당한 접촉 금속층에는 알루미늄 합금, 텅스텐 또는 구리, 또는 다른 적당한 공지된 도전성 금속 및 합금이 포함된다.

상기 강유전성 물질을 어닐 및 결정화하기 위해 상기 강유전성 층을 증착시킨 후의 상기 공정에서 어떤 선행 단에 여러리 단계가 포함되지 않았으면, 높은 온도의 공정을 필요로 하는 텅스텐과 같은 상승된 온도에서 접촉 금속층을 증착하는 것이 상기 캐패시터 유전체를 어닐하는데 사용될 수 있다.

따라서, 결과로서 나오는 캐패시터 구조는 간단하며, 매우 소형이며, 공지된 바이폴라 및 CMOS 집적 회로 공정과 호환되는 공정으로 제조될 수 있다.

Al₂O₃외에도, 측벽 스페이서를 형성하는데 적합한 비도전성 유전 물질에는 예를 들어, Ta₂O₅, AlN, MgO, SrTiO₃, 실리콘 산화질화물 및 상기 둘레의 유전층과 강유전성 층 사이의 바람직하지 않은 상호 확산 및 반응에 대한 장벽 층으로 제공되는 다른 유전체 물질이 포함된다.

다른 공지된 에칭 백 방법, 예를 들어, RIE와 같은 방법이 사용된다 할지라도, RIE에 의해서 어떤 강유전성 물질을 건식 에칭하는데 따른 문제를 피하는데 CMP가 양호하게는 사용된다. 또한, 결과로서 나오는 구조가 완전히 평탄화되기 때문에 CMP이 양호한 에칭 백 방법이며, 이는 후속되는 처리 단계, 즉 접촉 금속층 형성에서 구조와 관련된 리소그라피 문제를 감소시킨다. 필요하면, 폴리싱 스톱 층은 CMP후 후속되는 공정 단계 전에 선택적으로 제거될 수 있다.

다음은 상기 제1 및 제2 실시예에 따라, 캐패시터 유전체로서 PZT를 사용하는 캐패시터를 형성하기 위한 공정 흐름에 대한 두가지 예이다. 특정 물질이 예로서 사용되었다 할지라도, 선택된 캐패시터 유전체와의 호환성 및 전체 공정 기술에 따라서, 상기 전극 물질, 장벽 층에 많은 대체 물질 및 증착 방법이 선택될 수 있음을 명백히 알 수 있다.

예 1은 플레티늄으로 된 제1 및 제2 전극을 갖고 상기 제1 실시예에 따른 방법에 의해서 제조되는 PZT 강유전성 커패시터에 대한 공정 흐름도를 도시한다. 상기 제1 도전층은 플레티늄을 포함한다. 스퍼터된 티타늄으로 된 하부에 놓인 접착층은 제1 도전층을 하부에 놓인 절연층으로 강하게 접착시킨다. 상기 제1 플레티늄 전극을 형성한 후에, 제1 유전체가 증착되는데, 이는 100 nm의 실리콘 이산화물을 포함한다. 상기 장벽 층은 알루미늄 산화물로부터 형성된 유전체 측벽 스페이서를 포함한다. 상기 강유전성 PZT 층은 화학 기상 증착에 의해서 증착되며, 상기 실리콘 이산화물 층의 비아 개구를 완전히 채우기 위해서 실리콘 이산화물 층보다 약간 더 두껍다. 상기 PZT 층을 어닐링한 후에, CMP에 의한 에칭 백은 제2 전극의 형성을 위해 평평한 표면을 제공한다. 상기 제2 전극은 상기 비아 개구 내 평탄화된 PZT 표면상에서 패턴 및 형성된다. 또 다른 알루미늄 산화물 층이 상기 제2 전극 주변의 노출된 PZT 표면을 캡슐화하기 위해 전체적으로 증착된다. 종래의 실리콘 이산화물 금속간 유전체 층이 증착되며, 상기 제2 전극을 노출시키기 위해 하나의 콘택트 홀이 상기 실리콘 이산화물 및 알루미늄 산화물 층을 통해서 개방된다. 상기 제2 전극에 대한 접촉은 알루미늄 합금을 이용하여 종래의 금속화 공정에 의해 형성된다.

공정 흐름:예 :1

* 하부 전극에 대한 절연으로서 산화물 층을 갖는 반도체 기판을 제공한다.

* 스퍼터링에 의해 증착된 10-30 nm의 티타늄 접착 층을 제공한다.

* 200-400 nm의 Pt층을 형성하고 하부 전극을 형성한다.

* 100 nm의 실리콘 이산화물로 된 제1 유전체 층을 전체적으로 제공한다.

* 산화물을 통해 비아 홀을 에칭한다.

* CVD에 의해 Al₂O₃의 비전도성 유전체 장벽 층을 전체적으로 증착한다.

* 접촉 개구 내에 측벽 스페이서(SWS)를 형성하기 위해 Al₂O₃를 비등방성으로 에칭 백한다.

* CVD에 의해 약 120 nm PZT의 강유전성 캐패시터 유전체 층을 증착하므로 상기 비아 개구를 채운다.

* 산소 분위기에서, 섭씨 500-700도로 PZT를 어닐한다.

* 상기 제1 유전체 층의 표면과 상호 평면인 강유전성 표면을 제공하기 위해 CMP에 의해 에칭 백 한다.

* SWS에 의해 한정된 영역 내에서 PZT상의 제2 상부 전극을 형성하기 위해 Pt층을 패턴한다.

* PZT의 노출된 표면을 캡슐화하기 위해 Al₂O₃(즉, SWS와 동일 물질)의 또 다른 유전체 장벽 층을 증착한다.

* 500 nm-1um SiO₂의 금속간 유전층을 증착한다.

* SiO₂및 유전체 장벽 층을 통해 제2 전극으로 콘택트 홀을 에칭한다.

* 상부 전극, 알루미늄 접촉시키기 위한 금속을 증착한다.

제2 실시에 따른 캐패시터 구조를 형성하는 방법에서, 상기 공정 단계는 제2 유전체 및 에칭 백의 층을 제공한 다음에, 유전체 장벽 유전 물질의 층(170)이 전체적으로 제공되며,이어서 종래의 유전체(172)의 두께가 추가되는 것을 제외하고는 제1 실시예에 대해 전술된 것과 유사하다. 상기 층(170, 172)을 통해서 콘택트 홀(175)이 개방되며, 제1 층의 금속층(176)이 전체적으로 증착된다. 상기 금속층(176)는 상기 콘택트 홀로 연장되는 금속 또는 금속합금을 포함하여 상기 제2 유전체와 직접 접촉되며, 따라서 상기 캐패시터의 상부를 형성한다. 상기 후자의 구조는 상기 상호 접속 금속층(176)이 귀금속(예를 들면, Pt), 귀금속 합금, 텅스텐 또는 상기 강유전성 물질(166)에 직접 접촉하는데 적합한 다른 도전성 물질을 포함한다. 상기 후자의 경우에, 상기 상호 접속 금속층으로부터 분리된 상부 접촉 전극의 형성이 방지될 수 있다.

예 Ⅱ 는 제2 실시예에 따른 방법에 의해 제조된 전극을 갖는 PZT 강유전성 캐패시터에 대한 공정 흐름을 나타낸다.

예 Ⅱ

* 하부 전극에 대한 절연으로서 산화물 층을 갖는 반도체 기판을 제공한다.

* 스퍼터링에 의해 증착된 10-30 nm의 티타늄 접착 층을 제공한다.

* 200-400 nm의 Pt층을 형성하고 하부 전극을 형성한다.

* 100 nm의 실리콘 이산화물로 된 제1 유전체층을 전체적으로 제공한다.

* 산화물을 통해 비아 홀을 에칭한다.

* CVD에 의해 Al₂O₃의 비전도성 유전체 장벽 층을 전체적으로 증착한다.

* 접촉 개구 내에 측벽 스페이서(SWS)를 형성하기 위해 Al₂O₃를 비등방성으로 에칭 백한다.

* CVD에 의해 약 120 nm PZT의 강유전성 캐패시터 유전체 층을 증착하므로 상기 비아 개구를 채운다.

* 산소 분위기에서, 섭씨 500-700도로 PZT를 어닐한다.

* 상기 제1 유전체 층의 표면과 상호 평면인 강유전성 표면을 제공하기 위해 CMP에 의해 에칭 백 한다.

* 노출된 PZT 표면을 캡슐화하기 위해 또 다른 유전체 장벽 물질층 [예를 들면, Al²O₃, SWS를 형성하는 것과 같은 물질] 을 전체적으로 증착한다.

* 유전체 층, 예를 들면, SiO, 500nmㅡ1um 를 증착한다.

* 상기 유전체 층 및 유전체 장벽 층을 통해서 상기 PZT로 콘택트 홀을 에칭한다.

* 예를 들어, 200nm-400nm W를 포함하는 접촉/상호 접속 금속층을 제공하기 위해 도전층을 전체적으로 증착한다.

전술된 예에서, 상기 강유전성 물질은 양호하게는 미세 입자 PZT의 증착 방법에 따라서, 그와 같이 증착된 강유전성 물질을 어닐 및 결정화하는데 가열 공정 단계가 필요할 수 있다. 이러한 단계에는 상기 강유전성 물질 증착 직후에 분리된 어닐 단계가 포함된다. 그 대신에, 후 공정 단에서, 적당한 가열 공정에는, 예를 들어, 금속화 단계 중에, 후속되는 고온 단계의 일부가 포함될 수 있다.

예 Ⅱ에서, 상기 상호 접속 금속층은 상기 PZT에 직접 접속시키는데 사용된다. 분리된 제2 전극은 형성되지 않는다. 필요하면, 상기 상호 접속 금속층과 상기 캐패시터 유전체 사이에 얇은 장벽 층이 제공된다.

예 I 및 Ⅱ 에 따라 형성된 캐패시터의 변형에서, 상기 전극은 그 대신에 다층 도체를 포함할 수 있으며, 이는 둘 또는 그 이상의 도전성 금속 또는 금속 산화물 층을 포함하며, 그중 적어도 하나가 상기 강유전성 물질과 호환되는 도전성 장벽층, 예를 들면, 상기 강유전성이 PZT일 때 RuO₂/Pt를 제공한다.

제3도에 표시된 제1 실시예에 따른 캐패시터 구조에서, 상부 전극은 상기 캐패시터 유전체 물질의 영역 내에 한정된다. 제1 실시예(제16도)에 따른 캐패시터 구조의 변형에서, 상기 상부(제2) 캐패시터 전극(58)은 제3도에 도시된 것보다 더 커서, 상기 캐패시터 유전체(66)및 상기 서라운드 유전체(60)사이의 경계 상으로 연장된다. 상기 후자의 구조로 인해 상기 캐패시터 유전체 사용 영역이 최소화되며, 상기 구조는 전극 사이 즉, 영역(61) 내의 둘레의 유전체의 열화가 심각한 문제가 아닐 때 사용할 수 있다. 또한, 상기 캐패시터 유전체가 상기 상부 전극에 의해 완전히 덮이므로, 유전체 장벽 층(70)(제3도)은 필요하지 않으며 유전체 층(76)은 상부 전극(68)을 에워싸는 층(60)상에 직접 증착된다.

제17도의 제3실시예에 따른 캐패시터 구조에서, 상기 구조는 상기 장벽 층(264)이 제1 유전체 층(260)및 캐패시터 유전체 층(266)의 상호 확산에 의해서 형성되는 경계 영역(264)을 포함하는 것을 제외하고는 제1 및 제2 실시예의 캐패시터 구조와 유사하다. 상기 후자는, 상기 캐패시터 유전체 층(266)을 어닐링하는 중에 또는 또 다른 열처리 단계 중에 수행될 수 있다.

제18도의 제4 실시예에 따른 캐패시터에서, 그 구조는, 테이퍼된 비아 개구(362)가 제1 유전체 층(360) 내에 한정되는 것을 제외하고는, 제1 및 제2 실시예에서와 유사하다. 상기 후자는 테이퍼된 비아를 형성하기 위한 공지된 종래의 방법에 의해 제공될 수 있다. 상기 테이퍼된 개구(362)는 캐패시터 유전체의 상부 표면상에 접촉 영역(367)을 증가시키는데, 이는 후속되는 금속층(376)의 정렬을 간단하게 하는데 바람직하다. 따라서, 높은 강도의 절연체 및 강유전성 유전체 물질의 우수한 유전체 특성의 장점을 이용하는 간단한 캐패시터 구조가 제공된다. 상기 캐패시터를 제한하므로 종래 기술에서의 캐패시터 유전체에 대한 패터닝 및 에칭을 피할 수 있으며 접촉 개구 내의 유전체는 종래의 유전체인 간단한 공정이 제공된다. 유전체 장벽 층은 불순물의 상호 확산 문제를 피하게 된다.

본 발명은 실리콘 집적 회로에 적합한 높은 강도의 유전체 또는 강유전성 유전체 물질을 포함하는 캐패시터를 제공한다. 특히 강유전성 캐패시터 구조가 BiCMOS, CMOS 및 바이폴라 집적 회로와 집적될 수 있다. [그러나, GaAs나 다른 Ⅲ-Ⅴ 물질과 같은 실리콘 외의 반도체 기판을 이용하는 집적 회로에 적합한 유전물질을 적당히 선택하므로, 상기 실시예들의 캐패시터 변형이 가능함을 알 수 있다]

본 발명의 특정 실시예가 상세히 설명되었지만, 청구 범위에 한정된 것으로 본 발명의 범위에서 벗어나지 않는 한 여러가지 변형, 변동 및 적용이 가능함을 알 수 있다.

Claims (10)

1. 기판 상에 형성된 집적 회로의 메모리 소자용의 캐패시터 구조에 있어서,

   상기 기판 상에 제1 전극을 형성하는 제1 도전층;

   상기 제1 전극 상의 제1 유전체를 통해서 연장되는 비아(via)의 측벽을 형성하는 제1 유전체 물질의 상부층(overlying layer)- 상기 비아는 상기 제1 유전체 물질보다 높은 유전 강도(dielectric strength)로 특징지어지는 캐패시터 유전체 물질층으로 충전되고, 상기 캐패시터 유전체층은 하부의 상기 제1 전극과 접촉하고, 상기 캐패시터 유전체는 상기 제1 유전체 층의 표면과 동일 평면 상의 표면을 가짐-; 및

   상기 캐패시터 유전체의 표면과 접촉하는 제2 전극을 형성하는 제2 도전층을 포함하는 캐패시터 구조.
2. 기판 상에 형성된 집적 회로의 메모리 소자용의 캐패시터 구조에 있어서,

   상기 기판 상에 제1 전극을 형성하는 제1 도전층;

   상기 제1 전극 상의 제1 유전체를 통해 연장되는 비아의 측벽을 형성하는 제1 유전체 물질의 상부층- 상기 비아는 상기 제1 유전체 물질보다 높은 유전 강도로 특징지어지는 캐패시터 유전체 물질층, 및 비어의 측벽을 따라 정렬되어 상기 캐패시터 유전체를 상기 제1 유전체층으로부터 분리시키는 유전체 장벽층으로 충전되고, 상기 캐패시터 유전체층은 하부의 상기 제1 전극과 접촉하고, 상기 캐패시터 유전체는 상기 제1 유전체층의 표면과 동일 평면상의 표면을 가짐-; 및

   상기 캐패시터 유전체의 표면과 접촉하는 제2 전극을 형성하는 제2 도전층을 포함하는 캐패시터 구조.
3. 제2항에 있어서, 상기 캐패시터 유전체는 강유전성 유전체 물질(ferroelectric dielectric material)을 포함하는 캐패시터 구조.
4. 제3항에 있어서, 상기 강유전성 유전체 물질은 페로브스카이트 구조 강유전성 물질(perovskite structure ferroelectric material)을 포함하는 캐패시터 구조.
5. 제3항에 있어서, 상기 강유전성 유전체 물질은 리드 지르코네이트 티타네이트(lead zirconate titanate)를 포함하는 캐패시터 구조.
6. 제2항에 있어서, 상기 비아를 따라 정렬되는 상기 유전체 장벽층은 유전체 측벽 스페이서를 포함하는 캐패시터 구조.
7. 제3항에 있어서, 상기 유전체 장벽 층은 알루미늄 산화물, 알루미늄 질화물, 탄탈륨 산화물, 니오븀 산화물, 스트론튬 티타네이트, 마그네슘 산화물 및 실리콘 산화질화물로 이루어진 그룹으로부터 선택된 유전체를 포함하는 캐패시터 구조.
8. 제2항에 있어서, 상기 제1 유전체는 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물, 폴리이미드 및 다른 폴리머 유전체로 이루어진 그룹으로부터 선택되는 캐패시터 구조.
9. 제2항에 있어서, 상기 유전체 장벽 층은 상기 제1 유전체와, 상기 비아를 형성하는 측벽 주위의 상기 캐패시터 유전체 사이의 경계 영역(interface area)을 포함하며, 상기 영역은 상기 제1 유전체 층과 상기 캐패시터 유전체 층의 상호 확산에 의해 형성된 혼합 조성물을 포함하는 캐패시터 구조.
10. 제2항에 있어서, 상기 제2 전극을 형성하는 상기 제2 도전층은 제1 상호 접속 금속층을 포함하는 캐패시터 구조.