KR100295258B1 - 캐패시턴스를증가시킨캐패시터구조를갖고있는반도체집적회로디바이스및그제조방법 - Google Patents

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Abstract

단위 면적당 큰 캐패시턴스를 갖고 있는 캐패시터 구조를 갖는 반도체 집적회로 디바이스는 콘택트 홀(8)이 절연층에 형성되고, 요철 표면을 갖고 있거나 갖고 있지 않은 금속 전극(10; 14)가 금속의 이온화 빔 기상 증착에 의해 콘택트 홀에 형성되며, 캐패시터 절연층(11)은 금속 전극(14)의 표면에 형성된다. 금속 전극(10; 14)는 콘택트 금속(9)와 일체로 된다. 캐패시터 구조는 콘택트 금속(9)과 일체된 형성된 금속 전극(10), 및 콘택트 홀에 미립되는 캐패시터 절연층(11)을 포함한다. 이 디바이스는 평탄화로 기생 저항의 감소, 캐패시턴스 및 대량 생산 능력이 확보된다.

Description

캐패시턴스를 증가시킨 캐패시터 구조를 갖고 있는 반도체 집적 회로 디바이스 및 그 제조 방법
제1(a)도 - 제1(e)도는 본 발명에 따른 디바이스를 제조하기 위한 프로세스 단계를 설명하기 위해 이용한 제1 반도체 집적 회로 디바이스의 단면도.
제2(a)도 - 제2(d)도는 본 발명에 따른 디바이스를 제조하기 위한 프로세스 단계를 설명하기 위해 이용한 제2 반도체 집적 회로 디바이스의 단면도.
제3도는 본 발명에 따른 디바이스를 제조하기 위한 프로세스 단계의 일부를 설명하기 위해 제2 반도체 집적 회로 디바이스를 변형한 단면도.
제4(a)도 - 제4(c)도는 본 발명에 따른 디바이스를 제조하기 위한 프로세스 단계를 설명하기 위해 이용한 제3 반도체 집적 회로 디바이스의 단면도.
제5(a)도 - 제5(c)도는 본 발명에 따른 디바이스를 제조하기 위한 프로세스 단계를 설명하기 위해 이용한 제1 내지 제3 반도체 집적 회로 디바이스의 모든 특징을 갖고 있는 반도체 집적 회로 디바이스의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : MOS 트랜지스터 2 : 실리콘 기판
3 : 확산층 4 : 게이트 전극
5 : 디바이스 분리층 6 : 측벽
7 : 층간 절연층 8 : 콘택트 홀
9 : 금속 콘택트 10 : 금속 전극
11 : 캐패시터 절연층 12 : 상부 금속 전극
본 발명은 반도체 집적 회로 디바이스에 관한 것으로, 특히 단위 면적당의 캐패시턴스를 증가시킬 수 있는 반도체 집적 회로 디바이스 및 이 디바이스를 제조하기 위한 방법에 관한 것이다.
다이나믹 랜덤 억세스 메모리(Dynamic Random Access Memory : DRAM)은 퍼스널 컴퓨터와 같은 전자 장치에 사용되고, 집적 밀도의 향상이 진전되고 있다. DRAM의 메모리 유닛인 메모리 셀은 하나의 스위칭 트랜지스터 및 하나의 캐패시터로 구성되어 있다. DRAM의 집적 밀도를 향상시키기 위해서는 집적 밀도의 향상에 따른 표면적의 증가를 방지하고, 트랜지스터 성능을 향상시킬 수 있는 관점에서 볼 때, 셀 크기를 축소시켜 단위 면적당 셀 밀도를 증가시킬 필요가 있다. 한편, DRAM의 메모리 동작을 지속하도록 신호를 저장 및 확보하기 위해서는 선정된 값 이상의 전하 축적 용량을 갖는 DRAM이 필요하다. 기본적으로, 약 30 fF의 캐피시턴스가 필요한 것으로 받아들여지고 있다. 축적 캐패시턴스는 캐페시터 전극의 표면적 및 캐패시터층의 유전율에 의해 결정된다. 일반적으로 캐패시터층으로서 실리콘 산화층(비유전율이 4.2임)이 사용된다. 또, 강유전성층으로서 실리콘 질화층, 탄탈 산화층(tantalum oxide : Ta2O5), 티타늄 스트론튬 산화물(titanium strontium oxide) 또는 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide : PZT) 등이 고려되지만, 종래의 프로세싱에 사용되는 재료와의 정합성 면에서는 현 상태에서 실리콘 산화층만이 사용된다. 따라서, 종래에는 메모리 크기를 축소시키면서 필요한 용량을 확보하기 위해서 전적으로 전극 구조를 설계하여 표면적을 증가시켰다. 예를 들면, Technical Digest of IEDM, 1982년 12월 806 페이지에 기재된 트렌치 구조, 또는 Technical Digest of IEDM, 1978년 12월 348 페이지에 기재된 바와 같이 수직 방향에서 표면적을 얻는 스택 구조, 또는 Technical Digest of IEDM, 1988년 12월 592 페이지에 기재된 바와 같이, 이들 구조의 변경한 핀 구조, 및 Technical Digest of IEDM, 1990년 12월 659 페이지 및 Technical Digest of IEDM, 1990년 12월 655 페이지에 기재된 바와 같은 요철(rugged) 표면 전극 구조를 들 수 있다.
종래 기술을 사용하여 캐패시터 전극 구조의 표면적을 증가시키는 사상을 통해 256 메가 비트 집적 레벨 이상의 DRAM을 상상하는 것은 어렵다. 즉, 표면적이 증가하기 때문에, 수직 방향에서의 캐패시터 전극의 크기가 증가하고, 집적 밀도의 향상으로 전류의 증가 효과가 제공되어 애스펙트 비는 불가피하게 증가되어, 트랜지스터들 사이에 전극 및 배선의 형성이 곤란하게 된다. 또한, 전극의 애스펙트 비가 크기 때문에 전극 형성 후, 전극 표면에서 요철이 크게 되어, 그 후의 배선의 형성이 어렵고, 신뢰성이 감소되는 다양한 문제점이 발생된다.
또, 종래에는 폴리실리콘이 캐패시터 전극용 재료로서 사용되었기 때문에, 폴리실리콘의 고 저항성으로 인해, 전극 저항성 및 접촉 플러그 저항성이 크기 감소분만큼 증가된다는 문제점이 있다.
상술한 문제점을 해결하기 위해 캐패시터층으로서 실리콘 산화층의 유전율보다 큰 유전율을 갖고 있는 다른 재료를 사용할 수 있지만, 불순물 제어가 디바이스 제조 수율에 영향을 끼치는 주요 요인이기 때문에 실리콘 프로세싱에 납, 지르코늄 등을 도입하기 곤란하여, 이들 원소를 포함하는 재료가 실리콘 프로세싱에 거의 사용되지 않고 있다. 따라서, 종래에 사용된 재료의 한계 내에서 디바이스를 제조할 필요가 있다.
본 발명의 목적은 종래 기술에 존재하는 문제점을 극복하기 위한 것으로, 단위 표면적당의 캐패시턴스를 증가시킬 수 있는 반도체 집적 회로 디바이스를 제공하는 것이다.
본 발명은 다음과 같은 3가지 구조의 반도체 집적 회로 디바이스에 관한 것이다.
제1 구조(이후, “제1 반도체 집적 회로 디바이스”라 함)는 DRAM에 있어서 반도체 기판에 전기적으로 접속된 금속 전극, 및 상기 금속 전극 표면에 형성된 캐패시터 절연층을 포함하는 반도체 집적 회로 디바이스이다.
본 발명의 제1 반도체 집적 회로 디바이스는 DRAM의 메모리 셀로서 사용되는 경우, 금속 전극이 하부에 있는 실리콘 확산층과 접촉되는 콘택트 전극 및 캐패시터 전극으로서 동시에 형성되기 때문에, 프로세싱 단계가 감소되는 장점이 있다. 또한, 이러한 전극이 금속으로 형성되기 때문에, 종래의 폴리실리콘보다 낮은 저항성을 가져, 기생 저항성의 효과가 감소될 수 있다. 실제로는 0.25 ㎛보다 적은 초미(ultra-fine) 콘택트가 폴리실리콘에 형성되면, 저항성이 증가되는 문제가 발생된다. 본 발명은 이 문제점의 해결책을 제시한다(제1(a)도 - 제1(e)도).
제2 구조(이후, “제2 반도체 집적 회로 디바이스”라 함)는 절연층에 형성된 콘택트 홀의 내주(內周)에만 캐패시터가 형성되는 반도체 집적 회로 디바이스이다(제2(a)도 - 제2(b)도).
제2 반도체 집적 회로 디바이스는 소형화의 결과에 따른 단계의 심각한 증가 문제를 억제할 수 있는 대응 효과를 갖는다. 즉, 캐패시터가 절연층에 형성된 콘택트 홀 내주에만 형성되거나, 콘택트 홀을 포함하는 트렌치 내에만 형성되기 때문에, 캐패시터의 상부에 금속 전극을 피착한 후에 평탄화를 달성하는 것이 가능하다.
제3 구조(이후, “제3 반도체 집적 회로 디바이스”라 함)는 금속으로 된 캐패시터 전극이 요철 표면을 갖고 있는 반도체 집적 회로 디바이스이다(제4(a)도 - 제4(c)도).
제3 반도체 집적 회로 디바이스에서는 캐패시터의 하부 전극을 구성하는 금속 전극의 요철 표면이 유효 표면적 증가로 인해 캐패시턴스를 효과적으로 증가시키는 효과를 갖고 있으므로, 종래 폴리실리콘 전극의 표면적의 유효 증가량보다 큰 효과가 있다. 종래의 반구형 형태의 폴리실리콘 입자의 경우에는 구형 표면 증가가, 이론적으로 열역학적 표면 에너지 평형으로 인해 등방성을 나타내므로, 유효 표면 영역의 증가는 한정되어 캐패시턴스의 증가율은 1.6배 정도가 된다. 그러나, 본 발명의 제3 반도체 집적 회로 디바이스에서는 금속 피착 동안 비등방성 기둥 형상 입자의 성장의 결과에 따라 금속 전극 표면의 요철이 발생되고, 이들 입자는 이웃하는 입자가 접촉되지 않도록 콘택트 측벽 단부에 분산되도록 설정될 수 있으므로, 등방성으로 성장된 구형 입자보다 유효 면적이 더 증가된다. 또, 본 발명의 제2 반도체 집적 회로 디바이스의 제조 방법에 따른 요철 금속 전극은 실리콘의 피착 및 어닐링, 또는 실리콘의 피착 및 에칭과 같은 여러번의 프로세스를 필요로 하는 종래의 요철 폴리실리콘 전극과 달리, 금속의 피착과 동시에 형성되어, 제조 비용의 저감 및 생산성 향상의 효과와 함께 프로세싱 단계가 단순화된다.
또, 상술한 제1, 제2 및 제3 반도체 집적 회로 디바이스에 대해서는 TiN, TaN 등과 같은 금속이 하부 캐패시터 전극으로서 사용되고, 이들 금속이 갖고 있는 양호한 상호 보완 특성을 갖고 있는 캐패시터 절연층이 사용된다. 예를 들면, 루틸(rutile : TiO2)이 TiN 금속 전극과 관련하여 사용되는 경우에는 종래의 폴리실리콘 전극을 사용하는 것보다 더 나은데, 그 이유는 동일한 원소를 포함하고, 더 우수한 상호 보완 특성을 갖고 있기 때문이다. 루틸의 유전율이 SiO2보다 30배 더 크므로, 이러한 비례적인 차이로 캐패시터 절연 두께의 제한 또는 표면적의 증가를 완화할 수 있다는 관점에서 루틸을 사용하는 것이 장점이 된다. 상술한 바와 같은 반도체 집적 회로 디바이스에서는 요철 표면이 제공되지 않더라도, 10 m 두께의 루틸층이 직경이 0.25 ㎛이고, 깊이가 0.6 ㎛인 콘택트 홀 내에서만 형성된 경우, 50 fF의 캐패시턴스가 달성되어 DRAM 셀용으로 필요한 캐패시턴스를 실현할 수 있다. 추가하여, 콘택트 홀의 직경이 0.15 ㎛로 감소될지라도, 30 fF의 캐패시턴스가 얻어질 수 있어, 1 기가 비트 DRAM을 실현할 수 있다.
또한, 재료의 상관 관계면에서, 본 발명의 반도체 집적 회로 디바이스에서 TiN 전극 및 루틸(TiO2)의 결합은 가장 용이한 결합이며, Si 전극 및 SiO2의 종래의 결합이 안정된 구조로 널리 사용되는 것과 같이, 본 발명에 사용된 재료는 소수의 구성 원소로만 구성되고, 종래의 Si LSI 구조에서 사용된 적이 있다는 이점을 갖고 있다. Si LSI 구조에서, 제조 수율을 향상시키기 위해서는 불순물을 억제해야 한다는 관점에서 원소가 보다 통상적으로 이용되고 원소의 수가 더욱 제한될 수 있다면 좋은 것이므로 상술한 점은 매우 중요한 것이다.
이하, 본 발명의 실시예에 대해 도면을 참조하여 설명하겠다.
제1(a)도 - 제1(e)도는 본 발명에 따른 제1 반도체 집적 회로 디바이스의 단면도를 도시한 것이다. 제1(a)도에 도시된 바와 같이, 메모리 셀을 구성하는 MOS 트랜지스터(1)은 실리콘 기판(2) 상에서 제조된다. MOS 트랜지스터는 소스 및 드레인으로 구성된 확산층(3), 및 게이트 전극(4)으로 구성되고, 이웃하는 게이트 전극 또는 트랜지스터의 확산층으로부터 디바이스 분리층(5)에 의해 전기적으로 절연되어 있다. 또한, 실리콘 산화층 및 실리콘 질화층으로 구성된 측벽(6)은 게이트 전극(4)의 측벽 표면에 제공되어 있다. 또, 트랜지스터는 실리콘 산화막 등으로 구성된 층간 절연층(7)로 피복되고, 제1(a)도에 도시한 바와 같이 본 실시예의 경우에는 층간 절연층 표면이 평탄화되어 있다. 평탄화는 반응성 이온 에칭(reactive ion etchuing : RIE) 또는 화학 기계 연마(chemical mechanical polishing : CMP)를 이용한 에치 백(etch-back)으로 실행된다. 이 경우에 있어서는 평탄화가 실행되었지만, 평탄화가 실행되지 않아도 사용될 수도 있다. 게이트 전극의 게이트 폭은 0.2 ㎛이고, 층간 절연막의 두께는 0.6 ㎛이다.
다음에 제1(b)도에 도시된 바와 같이, 0.25 ㎛의 직경을 갖고 있는 콘택트 홀(8)은 통상의 포토리소그래픽 및 산화층의 RIE에 의해 층간 절연층(7)에 형성된다.
다음에, 제1(c)도에 도시된 바와 같이, 금속 콘택트 Ti는 전체 표면의 단부 전체에서 콜리메이티드 스퍼터링(collimated sputtering)에 의해 콘택트 홀의 저부에 충분한 두께의 층이 피착되도록 피착되고, 아래의 Si와의 반응으로 티타늄 실리사이드가 형성된다. 이후, 금속 전극으로서 티타늄 질화막이 50 nm 두께만 피착된다. 티타늄 질화물은 테트라키스디에틸래미도 티타늄(tetrakisd iethylamido titanium : TDEAT) 또는 테트라키스디메틸래미도 티타늄(tetrakisd imethylamido titanium : TDMAT)을 원료로 한 유기 금속 화학 기상 성장(Metalorganic Chemical Vapor Deposition : MOCVD)로 피착된다. 다음에, 캐패시터 절연층으로서 TiN 상에 CVD법에 의해 탄탈 펜타옥사이드(tantalum pentaoxide : Ta2O5)막이 10 nm 두께만 피착된다.
다음에, 제1(d)도에 도시된 바와 같이, 다시 TDEAT 또는 TDMAT를 사용하여 MOCVD에 의해 캐패시터 절연층 상에 상부 금속 전극(TiN : 12)가 피착된다.
다음에, 제1(e)도에 도시된 바와 같이, 상부 금속 전극(12), 캐패시터 절연층(11), 금속 전극(10) 및 금속 콘택트는 포토리소고래픽 및 RIE의 공지된 기술을 통해 프로세스되고 패터닝된다.
이러한 방법으로 제조된 본 발명의 제1 반도체 집적 회로 디바이스는 DRAM 메모리 셀로서 사용된다.
상술된 실시예에서는 Ti를 사용하는 금속 콘택트(9)의 예를 도시했지만, Ti 대신에, Ta, W, Mo, Pt, Co, Ni 등을 사용할 수도 있다. 게다가, 티타늄 실리사이드, 탄탈 실리사이드, 텅스텐 실리사이드, 몰리브덴 실리사이드, 코발트 실리사이드 CoSi, NiSi 등과 같은 다른 실리사이드가 사용될 수도 있다.
또, 상술한 실시예에서는 금속 전극(10)으로서 TiN이 이용되고 있지만, TiN 대신에 텅스텐 질화물(WN), 몰리브덴 질화물(MoN) 등과 같은 금속 질화물, 또는 티타늄 텅스텐(TiW), 텅스텐 실리사이드(WSi) 등과 같은 합금, 또는 TiWN, WSiN 등과 같은 이들 질화물을 사용할 수도 있다.
또, 상술한 실시예에서는 캐패시터 절연층(11)로서 Ta2O5가 사용되고 있지만, Ta2O5대신에 루틸(TiO2), 스트론튬 티타늄 산화물(SrTiO3), 지르코늄 티타늄 산화물 납(PZT) 등을 사용할 수도 있다. 루틸이 사용되는 경우에서는 후술하는 바와 같이, 금속 전극으로서 TiN을 사용하여 표면을 산화함으로써 프로세스 공정이 단축될 수 있어 수율이 증가된다. 또한, 금속 전극 및 캐패시터 절연층이 공지된 재료이고, Si LSI 프로세싱의 분야에서 이용할 수 있는 Ti만으로 형성될 수 있기 때문에, 실용성을 높일 수 있다.
본 실시예에 형성된 캐패시턴스는 Ta2O5의 유전율이 종래의 실리콘 질화층의 유전율보다 약 6배 크기 때문에, 콘택트 홀 내에서만 약 10 fF이다. 루틸이 사용된 경우에서는 콘택트 홀 내에서만 약 50 fF로 되고, 이 경우에 그 캐패시터에 의한 메모리 셀용으로 필요한 캐패시턴스는 콘택트 홀 내에서만 만족된다. 캐패시턴스가 콘택트 홀 내에만 형성되는 경우에는 메모리 셀 형성 후의 표면이 평탄화되고, 배선 형성 후의 프로세싱이 쉽게 된다. 이러한 종류의 구조가 후술하는 본 발명의 제2 반도체 집적 회로 디바이스이다.
다음에, 본 발명의 제2 반도체 집적 회로 디바이스는 이들 단면도를 이용하여 후술하겠다.
제2(a)도 - 제2(d)도는 본 발명의 제2 반도체 집적 회로 디바이스를 설명하기 위해 이용된 단면도이다.
처음에, 제1(a)도에 도시된 바와 같은 본 발명의 제1 반도체 집적 회로 디바이스와 마찬가지로 메모리 셀을 구성하는 MOS 트랜지스터(1)은 실리콘 기판(2) 상에서 제조된다. MOS 트랜지스터는 소스 및 드레인으로 구성된 확산층(3) 및 게이트 전극(4)으로 구성되고, 이웃하는 게이트 전극 또는 트랜지스터의 확산층으로부터 디바이스 분리층(5)에 의해 전기적으로 절연되어 있다. 또한, 실리콘 산화층 및 실리콘 질화층으로 구성된 측벽(6)은 게이트 전극(4)의 측면 표면에 제공되어 있다. 또, 트랜지스터는 실리콘 산화물로 구성된 층간 절연층(7)로 피복되고, 제1(a)도에 도시된 바와 같이 본 실시예의 경우에는 층간 절연층 표면이 평탄화되어 있다. 평탄화는 반응성 이온 에칭(RIE) 또는 화학 기계 연마(CMP)를 사용한 에치 백으로 실행된다. 이 경우에 있어서는 평탄화가 실행되었지만, 평탄화가 실행되지 않아도 사용될 수도 있다. 게이트 전극의 게이트 폭은 0.2 ㎛이고, 층간 절연막의 두께는 0.6 ㎛이다.
다음에 제1(b)도에 도시된 바와 같이, 0.25 ㎛의 직경을 갖고 있는 콘택트 홀(8)은 통상의 포토리소그래픽 및 산화층의 RIE에 의해 층간 절연층(7)에 형성된다.
다음에, 제2(a)도에 도시된 바와 같이, 금속 콘택트 Ti(9)는 전체 표면의 단부 전체에 콜리메이티드 스퍼터링에 의해 콘택트 홀의 저부에 충분한 두께의 층이 피착되도록 피착되고, 아래의 Si와의 반응으로 티타늄 실리사이드가 형성된다. 이후에 금속 전극(10)으로서 티타늄 질화막이 50 nm 두께만 피착된다. 티타늄 질화물은 원료로서 테트라키스디에틸래미도 티타늄(TDEAT) 또는 테트라키스디메틸래미도 티타늄(TDHAT)를 원료로 하는 유기 금속 화학 기상 성장(MOCVD)로 피착된다.
다음에, 제2(b)도에 도시된 바와 같이, 콘택트 홀(3) 내주 이외의 금속 전극(10) 및 금속 콘택트(9)는 화학 기계 연마(CMP)에 의해 제거된다. 이 경우에서, 제2(b)도에 도시된 바와 같은 구조는 포토레지스터가 전체 표면에 도포되고 콘택트 홀이 가득 매립되어 평탄화되며, RIE 또는 아르곤 이온 밀링으로 포토레지스터, 금속 전극(10) 및 금속 콘택트(9)를 에치 백 제거 후, 유기 용매에 의해 포토레지스터가 용해되어 제거되는 프로세스에 의해 형성될 수 있다.
다음에, 제2(c)도에 도시된 바와 같이, 캐패시터 절연층(루틸 : 11)은 금속 전극(10) 및 금속 콘택트의 표면에 형성된다. 캐패시터 절연충은 500℃ 이상의 온도에서 산소 분위기로 전기로 또는 램프로 열처리되어, 10 nm 두께의 층이 형성된다. 동시에, 금속 전극(10)의 표면 뿐만 아니라 금속 콘택트(9)의 콘택트 홀 개구의 표면을 산화하여, 절연층을 형성한다.
다음에, 제2(d)도에 도시된 바와 같이, 상부 금속 전극으로서 TiN을 MOCVD법에 의해 200 nm 두께를 피착하여 콘택트 홀을 매립한다.
이렇게 해서 제조된 제2 반도체 집적 회로 디바이스는 DRAM의 메모리 셀을 구성하고, 50 fF의 캐패시턴스를 확보할 수 있다. 또한, 30 fF의 캐패시턴스의 값이 충분한 경우에는 본 발명에 따라 층간 절연층(7)의 두께를 3/5로 얇게 해도 좋다.
또, 본 실시예에서는 캐패시터 절연층이 콘택트 홀 내에만 형성되어 있지만, 제3도의 단면도에 도시된 바와 같은 콘택트 홀을 포함하는 절연층에 형성된 다양한 형태의 트렌치(13) 내에만 캐패시터 절연층을 형성할 수 있다. 이 경우에는 트렌치 측면의 면적이 증가될 수 있기 때문에, 캐패시턴스 값이 불충분할 때 효과적이다.
또, 본 실시예에서는 루틸로 이루어지는 캐패시터 절연층이 탄탈 질화물로 구성된 금속 전극의 산화로 형성되어 있지만, 마찬가지로 해서 루틸 대신에 Ta 또는 TaN의 산화에 의해 탄탈 펜타옥사이드를 형성할 수도 있다. 또한, 루틸, Ta2O5, SrTiO3, PZT 등은 후술하는 제3 반도체 집적 회로 디바이스에 사용된 바와 같은 방법을 사용하지 않고 CVD법에 의해 피착될 수 있다. 그러나, 본 실시예와 마찬가지인 경우에는 캐패시터 절연층을 샌드위칭하는 금속 전극 끼리가 서로 절연되도록 하기 위해 캐패시터 절연층의 형성 후에 에치 백한 후, 표면 산화의 절연 프로세싱을 실행할 필요가 있다.
또한, 본 실시예에서는 Ti가 콘택트 홀로서 사용되고 있지만, Ta, W, Mo, Pt 등과 같은 금속, 또는 TaSi, TiSi, WSi, PtSi, MoSi 등과 같은 실리사이드 합금, 또는 Ti-Ta 등과 같은 합금이 사용될 수도 있다.
또한, 상부 금속 전극으로서 TiN 대신에, W, Mo, TiW, Pt, WN, MoN, TiWN, WSi, WSiN 등이 사용될 수도 있다.
다음에, 본 발명의 제3 반도체 집적 회로 디바이스는 이들 제조 프로세스 단계의 단면도를 참조하여 설명하겠다.
제4(a)도 - 제4(c)도는 본 발명의 제3 반도체 집적 회로 디바이스의 프로세스 단계의 단면도이다.
먼저, 제1(a)도에 도시된 바와 같이, 메모리 셀을 구성하는 MOS 트랜지스터(1)은 실리콘 기판(2) 상에서 제조된다. MOS 트랜지스터는 소스 및 드레인을 구성하는 확산층(3) 및 게이트 전극(4)으로 구성되고, 이웃하는 게이트 전극 또는 트랜지스터의 확산층과는 디바이스 분리층(5)에 의해 전기적으로 절연되어 있다. 또한, 실리콘 산화층 및 실리콘 질화층으로 구성된 측벽(6)은 게이트 전극(4)의 측면에 제공되어 있다. 또, 트랜지스터는 실리콘 산화물 등으로 구성된 층간 절연층(7)으로 피복되고, 제1(a)도에 도시한 바와 같이 본 실시예의 경우에서는 층간 절연층 표면이 평탄화되어 있다. 평탄화는 반응성 이온 에칭(RIE) 또는 화학 기계 연마(CMP)를 이용한 에치 백에 의해 달성된다. 또한, 이 경우에 있어서는 평탄화가 실행되었지만, 평탄화가 실행되지 않아도 좋다. 게이트 전극의 게이트 폭은 0.2 ㎛이고, 층간 절연막의 두께는 0.6 ㎛이다.
다음에, 제1(b)도에 도시된 바와 같이 0.25 ㎛의 직경을 갖고 있는 콘택트 홀(8)은 통상의 포토리소그래피 및 산화층의 RIE에 의해 층간 절연층(7)내에 형성된다. 상기 프로세스는 본 발명의 제1 및 제2 반도체 집적 회로 디바이스와 프로세스가 동일하다.
다음에, 제4(a)도에 도시된 바와 같이, 금속 콘택트 Ti는 전체 표면에 걸쳐 콜리메이티드 스퍼터링에 의해 피착되고, 충분한 두께의 층이 콘택트 홀의 하부에 피착되고, 아래의 Si와의 반응으로 티타늄 실리사이드가 형성된다.
다음에, 이온화 빔 기상 증착에 의해 요철 금속 전극 TiN(14)이 형성된다. 이온화 빔 증착에서는 예를 들어 티타늄(Ti)이 원료로서 사용되어 진공 챔버 내에서 증착되고, 전자들과 충돌하여 포지티브 이온을 형성하는데, 여기서 기판에는 네가티브 전압이 인가된다. 이렇게 함으로써, 이온화된 Ti는 전계에 의해 방향성이 제공되고, 기판에 대해 직각 방향(콘택트 홀에 평행 방향)으로 날아서 전송된다. 또한, 증착 챔버 내로 질소가 삽입되어 Ti와 반응시켜 TiN이 기판 상에 피착된다. 본 실험에 의하면, 이러한 경우에서는 TiN이 제4(b)도에 도시된 바와 같이 콘택트 홀내로 요철 기둥 형상(rugged pillar shaped)으로 피착된다. 다음에, 금속 전극(14)의 요철 표면에는 Ta2O5로 구성된 캐패시터 절연층(11)이 10 nm 두께 까지만 피착된다.
제4(a)도 및 제4(b)도의 일련의 금속 콘택트 및 요철 금속 전극을 형성하는 프로세스에서는 금속 콘택트 Ti(9) 및 요철 금속 전극 TiN(14)을 피착하는 대신에, 요철 TiN 금속 전극의 형성 프로세서 및 Ti 표면의 질소화에 의한 실리사이드 프로세스를 동시에 수행하는 것도 가능한데, 여기서는 Ti로 구성된 요철 금속 전극층이 이온화 증착을 이용하여 피착되고 금속 콘택트 및 금속 전극이 되도록 하고, 질소 분위기에서 약 700℃로 열처리된다.
다음에, 상부 금속 전극 TiN(12)는 TiN의 MOCVD에 의해 피착되어 제4(b)도의 캐패시터 절연층(11)을 피복하고, 공지된 포토리소그래픽 및 드라이 에칭 기술을 이용하여 상부 금속 전극(12), 캐패시터 절연층(11) 및 금속 콘택트를 패터닝한다.
이로서 본 발명의 실시예 3에 따른 반도체 집적 회로 디바이스의 제조가 완성된다. 이 디바이스는 DRAM메모리 셀로서 동작한다. 상술한 바와 같이 이 구조에서 캐패시터 콘택트가 금속으로 형성됨으로써, 기생 저항은 감소되고, 금속 전극 표면의 요철로 인한 표면적의 증가 효과로 인해, 캐패시턴스는 금속 전극의 표면의 요철이 없는 경우와 비교하여 2배로 증가된다. 일반적으로, 폴리실리콘 구형 입자(sphere shaped)의 성장을 이용하여 유효 표면적을 증가시키는 것은 공지되어 있다. 이 경우에 있어서, 원칙적으로 실리콘 입자는 열역학적 표면 에너지 평형을 확보하기 위해 등방성 구형 표면으로서 성장되고, 그래서 유효 표면적의 증가가 제한되고 따라서 캐패시턴스의 증가를 약 1.6배로 제한한다. 그러나, 본 발명의 제조 방법에 따르면, 금속 피착 동안 비등방성 기둥 형상 입자의 성장의 결과로서 금속 전극 표면의 요철이 활용되고, 이들 입자가 콘택트 측벽에서 보호되고, 이웃하는 입자가 접촉하지 않도록 성장될 수 있기 때문에, 등방성 구형 입자의 경우 보다 표면적의 증가가 더 크게 된다.
상술된 실시예에서는 금속 콘택트(9)로서 Ti가 사용되지만, Ti 대신에 Ta, W, Mo, Pt 등이 사용될 수도 있다. 추가로, 티타늄 실리사이드, 탄탈 실리사이드, 텅스턴 실리사이드, 몰리브덴 실리사이드, 백금 실리사이드 등이 사용될 수도 있다.
또, 상술한 실시예에 대해, 요철 금속 전극(14)로서 TiN이 사용되지만, TiN 대신에 텅스텐 질화물(WN), 몰리브덴 질화물(MoN) 등과 같은 금속 질화물, 또는 티타늄 텅스텐(TiW), 텅스텐 실리사이드(WSi) 등과 같은 합금, 또는 TiWN, WSiN 등과 같은 이들의 질화 화합물을 사용할 수도 있다.
또, 상술한 실시예에서는 캐패시터 절연층(11)로서 Ta2O5가 사용되지만, 루틸(TiO2), 스트론튬 티타늄 산화물(SrTiO3), 지르코늄 티타늄 산화물 납(PZT) 등이 사용될 수도 있다. 후술된 바와 같이 본 발명의 제3 반도체 집적 회로 디바이스의 실시예용으로 루틸이 사용되는 경우에는 프로세싱 단계가 단축되고, 요철 금속 전극으로서 TiN을 사용하고, 이들 표면을 산화시킴으로써 생산이 증가될 수 있다.
또한, 공지된 물질로서, 이전 결과가 활용될 수 있는 Ti만으로 금속 전극 및 캐패시터 절연층을 형성함에 의해서도 Si LSI 프로세싱의 실용성이 향상될 수 있다.
본 실시예에 형성된 캐패시턴스에서, Ta2O5의 유전율이 실리콘 산화층보다 약 6배 크기 때문에, 표면적 증가의 효과가 포함된다면 캐패시턴스는 콘택트 홀 내주에만 약 20 fF이다. 루틸이 사용되는 경우에는 캐패시턴스는 콘택트 홀 내에서만 약 100 fF로 되고, 이 경우 메모리 셀용으로 필요한 캐패시턴스는 콘택트 홀 내주의 캐패시턴스만으로도 충분히 만족된다. 캐패시턴스가 콘택트 홀내에만 형성된 경우에는, 표면이 메모리 셀의 형성 후 평탄화될 수 있고, 배선 형성 후의 프로세싱이 쉽게 된다. 이러한 형태의 구조는 본 발명의 제1 내지 제3 반도체 집적 회로 디바이스의 모든 특징이 제공된 실시예로서 다음에 설명된다.
제5(a)도 - 제5(c)도는 제1 내지 제3 반도체 집적 회로 디바이스의 특징이 제공된 실시예의 구성을 설명하기 위해 사용된다.
제1(a)도에 도시된 바와 같이, 메모리 셀을 구성하는 MOS 트랜지스터(1)은 실리콘 기판(2) 상에 제조된다. MOS 트랜지스터는 소스 및 드레인을 구성하는 확산층(3) 및 게이트 전극(4)으로 구성되고, 이웃하는 게이트 전극 또는 트랜지스터의 확산층과는 디바이스 분리층(5)에 의해 전기적으로 절연되어 있다. 또한, 실리콘 산화층 및 실리콘 질화층으로 구성된 측벽(6)은 게이트 전극(4)의 측면에 제공되어 있다. 더우기, 트랜지스터는 실리콘 산화물 등으로 구성된 층간 절연층(7)으로 피복되고, 제1(a)도에 도시한 바와 같이 본 실시예의 경우에서는 층간 절연층 표면이 평탄화되어 있다. 평탄화는 반응성 이온 에칭(RIE) 또는 화학 기계 연마(CMP)를 이용한 에치 백에 의해 달성된다. 또한, 이 경우에서는 평탄화가 실행되었지만, 평탄화가 실행되지 않아도 좋다. 게이트 전극의 게이트 폭은 0.2 ㎛이고, 층간 절연막의 두께는 0.6 ㎛이다.
다음에 제1(b)도에 도시된 바와 같이, 0.25 ㎛의 직경을 갖고 있는 콘택트 홀(8)은 통상의 포토리소그래피 및 산화층의 RIE에 의해 층간 절연층(7)내에 형성된다. 상기 프로세스는 본 발명의 제1, 제2 및 제3 반도체 집적 회로 디바이스의 프로세스와 동일하다.
다음에, 제5(a)도에 도시된 바와 같이, 금속 콘택트 Ti(9)는 전체 표면에 걸쳐 콜리메이티드 스퍼터링에 의해 피착되고, 충분한 두께의 층이 콘택트 홀의 하부에 피착되고, 아래의 Si와의 반응으로 티타늄 실리사이드가 형성된다. 예를 들면, 이온화 빔 증착에서는 티타늄 Ti가 원료로서 사용되어 진공 챔버에서 증착되고, 전극과 충돌되어 포지티브 이온을 형성하고, 네가티브 전압을 기판에 인가한다. 이렇게 함으로써, 이온화된 Ti는 전계에 의해 방향성이 제공되고, 기판에 따라 직각 방향(콘택트 홀에 평행한 방향)으로 날아서 전송된다. 또한, 증착 챔버 내로 질소가 삽입되어 Ti와 반응시켜 TiN이 기판 상에 피착된다. 본 실험에 의하면, 이러한 경우에서는 TiN이 제5(a)도에 도시된 바와 같이 콘택트 홀 내에 요철 기둥 형상으로 피착된다.
제5(a)도의 일련의 금속 콘택트 및 요철 금속 전극을 형성하기 위한 프로세스에서는 금속 콘택트 Ti(9) 및 요철 금속 전극 TiN(14)을 피착하는 대신에, 요철 TiN 금속 전극의 형성 프로세스 및 Ti의 표면의 질소화에 의한 실리사이드화 프로세스를 동시에 수행하는 것도 가능한데, 여기서는 Ti로 구성된 요철 금속 전극층이 이온화 증착을 사용하여 피착되어 금속 콘택트 및 금속 전극이 되도록 하고, 질소 분위기에서 약 700℃로 열처리된다.
다음에, 콘택트 홀(8) 내주를 제외한 요철 금속 전극(14) 및 금속 콘택트(9)는 화학 기계 연마(CMP)에 의해 제거된다. 또한, 포토레지스터가 전체 표면에 도포되고, 콘택트 홀은 매립되어 평탄화되며, RIE 또는 아르곤 이온 밀링에 의한 포토레지스터 및 금속 콘택트(9)를 에치 백 제거 후, 포토레지스터가 유기 용매에 용해되어 제거되는 프로세스를 이용할 수도 있다.
다음에, 제5(b)도에 도시된 바와 같이 캐패시터 절연층(루틸 : 11)은 요철 금속 전극(14) 및 금속 콘택트(9)의 표면에 형성된다. 캐패시터 절연층은 500℃ 이상의 온도로 산소 분위기에서 전기로 또는 램프로 내에서 열처리되어, 10 m 두께의 층이 형성된다. 동시에, 요철 금속 전극 표면 뿐만 아니라 절연층이 형성되는 금속 콘택트(9)의 콘택 홀 개구 부분의 표면도 산화될 필요가 있다.
다음에, 제5(c)도에 도시된 바와 같이, TiN을 MOCVD법에 의해 200 nm 두께 만큼만 피착하여 콘택트 홀을 매립하여 상부 금속 전극이 형성된다.
이렇게 해서 제조된 본 발명의 제1, 제2 및 제3 반도체 집적 회로 디바이스의 구조로 제공된 실시예의 디바이스는 100 fF의 캐패시턴스가 확보될 수 있는 DRAM 메모리 셀을 구성한다. 또한, 약 30 fF의 캐패시턴스로 충분한 경우에서는 층간 절연층(7)의 두께가 본 실시예에 사용된 두께의 1/3인 200 nm로 되어도 좋다.
또, 본 실시예에서, 루틸의 캐패시터 절연층이 탄탈 질화물로 구성된 금속 전극의 산화에 의해 형성되지만, 마찬가지로 루틸 대신에 Ta 또는 TaN을 산화함에 의해 탄탈 펜타옥사이드를 형성하는 것도 가능하다. 또한, 본 발명의 제3 반도체 회로 디바이스를 제조하기 위한 방법을 사용하지 않고 CVD법에 의해, 루틸, Ta2O5, SrTiO3, PZT 등을 피착하는 것도 가능하다. 그러나, 본 실시예와 마찬가지의 방식인 경우에서는 캐패시터 절연층을 샌드위치하는 금속 전극쌍이 서로 절연되는 것을 보장하기 위해 캐패시터 절연층의 형성 후에 에치 백한 후, 표면 산화 등에 의한 절연 프로세싱을 실행할 필요가 있다.
또한, 본 실시예에서는 Ti가 금속 콘택트로서 사용되지만, Ta, W, Mo, Pt 등과 같은 금속, 또는 TaSi, TiSi, WSi, PtSi, MoSi 등과 같은 실리사이드 합금, 또는 Ti-Ta 등과 같은 합금이 사용될 수 있다.
또한, 상부 금속 전극으로서 TiN 대신에, W, Mo, TiW, Pt, WN, MoN, TiWN, WSi, WSiN 등이 사용될 수도 있다.
본 발명은 양호한 실시예에 대해 상세히 설명되었지만, 본 분야에 숙련된 기술자들이라면 본 발명의 범위를 벗어나지 않고서 양호한 실시예를 여러가지로 변형 및 변경시킬 수 있다.

Claims (7)

  1. 반도체 집적 회로 장치에 있어서, 반도체 기판 상에 설치되어 상기 반도체 기판이 노출하도록 형성된 콘택트 홀을 갖는 절연막과, 상기 반도체 기판과 전기적으로 접속하고 또한 상기 콘택트 홀의 내주(內周)에 형성되어 그 표면에 비등방적이고 기둥 형상의 요철을 갖는 금속 전극과, 상기 금속 전극의 표면에 형성된 캐패시터 절연층을 포함하되, 상기 금속 전극과 상기 캐패시터 절연층은 동일 금속 원소를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 반도체 집적 회로 장치의 제조 방법에 있어서, 절연막에 콘택트 홀을 형성하는 공정과, 비등방적 기둥 형상을 그레인 성장시켜 상기 콘택트 홀 내주에 요철을 갖는 금속 전극을 형성하는 공정과, 상기 금속 전극의 표면에 캐패시터 절연층을 형성하는 공정을 포함하되, 상기 금속 전극과 상기 캐패시터 절연층은 동일 금속 원소를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 제2항에 있어서, 상기 금속 전극은 티타늄과 질소를 반응시켜 피착시킴으로써 형성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 제2항에 있어서, 상기 금속 전극은 티타늄으로 이루어진 요철 금속 전극막을 피착하고, 이어 질소 분위기에서 열처리를 행하여 상기 요철 금속 전극막의 표면에 질화 티타늄을 형성하는 공정에 의해 형성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 금속 전극은 이온화 빔 증착에 의하여 형성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  6. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 금속 전극은 상기 콘택트 홀의 직경 보다 얇은 금속을 전면에 피착시키는 공정과, 상기 콘택트 홀 내주 이외의 상기 금속을 연마하여 제거하는 공정에 의해 형성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 제5항 에 있어서, 상기 금속 전극은 상기 콘택트 홀의 직경 보다 얇은 금속을 전면에 피착시키는 공정과, 상기 콘택트 홀 내주 이외의 상기 금속을 연마하여 제거하는 공정에 의해 형성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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