JPS63219154A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63219154A JPS63219154A JP62052336A JP5233687A JPS63219154A JP S63219154 A JPS63219154 A JP S63219154A JP 62052336 A JP62052336 A JP 62052336A JP 5233687 A JP5233687 A JP 5233687A JP S63219154 A JPS63219154 A JP S63219154A
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- Japan
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- plane area
- connection part
- occupied
- substrate
- memory cell
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート電界効果トランジスタとその池の素
子との電気的な接続部を有する半導体装置に関する。
子との電気的な接続部を有する半導体装置に関する。
電荷の形で二進情報を記憶する半導体メモリセルは、そ
のセル面積か小さいなめ、高集積 大容量メモリ用メモ
リセルとして優れている。このなかでも特に、一つのＩ
・ランシスタと一つの容量素子から構成されるメモリセ
ル（以下ＩＴＩＣセルと略ず）は、構成要素も少なくセ
ル面積を小さいため高集積・大容量メモリセルとして今
日の主流となっている。
のセル面積か小さいなめ、高集積 大容量メモリ用メモ
リセルとして優れている。このなかでも特に、一つのＩ
・ランシスタと一つの容量素子から構成されるメモリセ
ル（以下ＩＴＩＣセルと略ず）は、構成要素も少なくセ
ル面積を小さいため高集積・大容量メモリセルとして今
日の主流となっている。
ところでメモリの高集積化に伴うメモリセルサイズの縮
小によって、］、 Ｔ ｉ Ｃセル構造におζ“）る容
量素子の基板」二に占る面積か減少してきている。この
ため蓄電電荷量か減少し、α線附性が劣化し、センスア
ンプ感度も悪化するという問題１ハがある。
小によって、］、 Ｔ ｉ Ｃセル構造におζ“）る容
量素子の基板」二に占る面積か減少してきている。この
ため蓄電電荷量か減少し、α線附性が劣化し、センスア
ンプ感度も悪化するという問題１ハがある。
この問題点を解決するため、容量素子の基板上に占める
面積は縮小しながら、蓄積電荷は減少させない容量素子
として、第２図に示したような、半導体基板１１に溝を
形成し、この渦中に容量素子を形成する構造が提案され
ている。
面積は縮小しながら、蓄積電荷は減少させない容量素子
として、第２図に示したような、半導体基板１１に溝を
形成し、この渦中に容量素子を形成する構造が提案され
ている。
図において、電荷蓄積ポリシリコン電極２３と第１ ｎ
型拡散層１６との接続部２６は、第１０型拡散層１６の
上面および側面に形成されている。
型拡散層１６との接続部２６は、第１０型拡散層１６の
上面および側面に形成されている。
このような従来技術による１ ”「Ｉ Ｃメモリセルで
は、第２図に示したように、電荷蓄積ポリシリコン電極
２３と第１０型拡散層１６との接続部２６は、第１ｎ型
拡散層１６の側面と共に一４二面にも設けられていた。
は、第２図に示したように、電荷蓄積ポリシリコン電極
２３と第１０型拡散層１６との接続部２６は、第１ｎ型
拡散層１６の側面と共に一４二面にも設けられていた。
このためメモリセルの平面面積の中に接続部の平面面積
を大きく確保する必要があり、結果としてメモリセルの
平面面積に容量素子の占める平面面積か減少するという
問題点かあった。
を大きく確保する必要があり、結果としてメモリセルの
平面面積に容量素子の占める平面面積か減少するという
問題点かあった。
本発明の目的は、このような問題点を解決し、メモリセ
ル平面面積に占める平面面積の小さい、高集積回路に好
適な接続部をもった半導体装置を提供することにある。
ル平面面積に占める平面面積の小さい、高集積回路に好
適な接続部をもった半導体装置を提供することにある。
本発明の構成は、絶縁ケ−１・電解効果１−ランシスタ
とその他の素子とを電気的に接続する接続部を有する半
導体装置において、前記接続部か前記絶縁ゲート電界効
果トランジスタの拡散層の側面〔作用〕 本発明のような＋１４造をとることによって、絶縁グー
１〜電界効果トランジスタの拡散層の上面に形成されて
いた絶縁ゲート電界効果トランジスタの拡散層とその面
積とその他の素子との電気的な接続部が不要になり、半
導体基板に占める接続部の１Ｌ而而積を減少さぜること
かてきる。
とその他の素子とを電気的に接続する接続部を有する半
導体装置において、前記接続部か前記絶縁ゲート電界効
果トランジスタの拡散層の側面〔作用〕 本発明のような＋１４造をとることによって、絶縁グー
１〜電界効果トランジスタの拡散層の上面に形成されて
いた絶縁ゲート電界効果トランジスタの拡散層とその面
積とその他の素子との電気的な接続部が不要になり、半
導体基板に占める接続部の１Ｌ而而積を減少さぜること
かてきる。
第１図は本発明の一実施例の構造を適用したＩ Ｔ ］
、、 ｃセルの模式的断面図である。この構造は次のよ
うな方法により実現゛ζきる。
、、 ｃセルの模式的断面図である。この構造は次のよ
うな方法により実現゛ζきる。
よず、スイッチングＩ・ランシスタの基板となる部分を
第１層間絶縁ＩＰＡ１２ ′に開けた窓から露出しなｌ
〕型シリコン単結晶基板１］をシー１〜としてｊＸ択エ
ピタキシャル成長法により成長させ、引続き電荷蓄積ポ
リシリコン電極１３となるドープトポリシリコンをＬ
Ｐ ＣＶ Ｄ法により成長させる。
第１層間絶縁ＩＰＡ１２ ′に開けた窓から露出しなｌ
〕型シリコン単結晶基板１］をシー１〜としてｊＸ択エ
ピタキシャル成長法により成長させ、引続き電荷蓄積ポ
リシリコン電極１３となるドープトポリシリコンをＬ
Ｐ ＣＶ Ｄ法により成長させる。
その後第１層間絶縁膜１２をスＩ〜ツバとして選択を形
成する。
成する。
この電荷蓄積ポリシリコン電極１３と第１ｎ型拡散層１
６との接続部２０は、第１０型拡散層１６の側面のみに
形成され、その大きさは第１層間絶縁膜１２と第２層間
絶縁膜１２′の膜厚の差によって決まる。
６との接続部２０は、第１０型拡散層１６の側面のみに
形成され、その大きさは第１層間絶縁膜１２と第２層間
絶縁膜１２′の膜厚の差によって決まる。
以上説明したように本発明による接続部の構造によれば
、絶縁ゲーＩ・電界効果トランジスタの拡散層とその他
の素子との電気的な接続部は、絶縁ゲート電解効果トラ
ンジスタの拡散層の側面のみに形成され、メモリセル平
面面積に接続部が占める平面面積を小さくてき、メモリ
セル平面面積に容量素子が占める平面面積を増加させる
ことができる。従ってメモリセルを縮小しても大きな容
量を保つことができる。
、絶縁ゲーＩ・電界効果トランジスタの拡散層とその他
の素子との電気的な接続部は、絶縁ゲート電解効果トラ
ンジスタの拡散層の側面のみに形成され、メモリセル平
面面積に接続部が占める平面面積を小さくてき、メモリ
セル平面面積に容量素子が占める平面面積を増加させる
ことができる。従ってメモリセルを縮小しても大きな容
量を保つことができる。
第１図は本発明の一実施例の接続部の構造を用いた］、
Ｔ Ｉ Ｃセルの模式的断面図、第２図は従来法によ
る接続部の構造を用いた１ ”ＰＩ Ｃセルを示す模式
的断面図である。 １１・・ｌ）をシリコン単結晶基板、１２・・・第１層
間絶縁膜、１２′・・・第２層間絶縁膜、１．３．２３
・・・電荷蓄積ポリシリコン電極、１４．２４・・・容
量絶縁膜、１．５．２５・・セルプレート電極、１６・
・・第１０型拡散層、１６′・・・第２ ｒｌ型拡散層
、１−７・・・ワード線、１８・・・第３ Ｒ１間絶縁
股、１つ・・・ビット線、２０．２６・・・接続部。 ？！ −１＼ づ）６−
Ｔ Ｉ Ｃセルの模式的断面図、第２図は従来法によ
る接続部の構造を用いた１ ”ＰＩ Ｃセルを示す模式
的断面図である。 １１・・ｌ）をシリコン単結晶基板、１２・・・第１層
間絶縁膜、１２′・・・第２層間絶縁膜、１．３．２３
・・・電荷蓄積ポリシリコン電極、１４．２４・・・容
量絶縁膜、１．５．２５・・セルプレート電極、１６・
・・第１０型拡散層、１６′・・・第２ ｒｌ型拡散層
、１−７・・・ワード線、１８・・・第３ Ｒ１間絶縁
股、１つ・・・ビット線、２０．２６・・・接続部。 ？！ −１＼ づ）６−
Claims (1)
- 絶縁ゲート電界効果トランジスタとその他の素子とを
電気的に接続する接続部を有する半導体装置において、
前記接続部が前記絶縁ゲート電界効果トランジスタの拡
散層の側面のみに形成されていることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62052336A JPS63219154A (ja) | 1987-03-06 | 1987-03-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62052336A JPS63219154A (ja) | 1987-03-06 | 1987-03-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63219154A true JPS63219154A (ja) | 1988-09-12 |
Family
ID=12911953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62052336A Pending JPS63219154A (ja) | 1987-03-06 | 1987-03-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63219154A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04243160A (ja) * | 1991-01-17 | 1992-08-31 | Nec Corp | 半導体メモリ集積回路 |
| JPH07202019A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体集積回路装置および製造方法 |
| US5442211A (en) * | 1992-12-01 | 1995-08-15 | Oki Electric Industry Co., Ltd. | One-transistor one-capacitor memory cell structure for DRAMs |
| FR2779273A1 (fr) * | 1998-05-27 | 1999-12-03 | Samsung Electronics Co Ltd | Dispositif de memoire a semiconducteur presentant une structure soi (silicium sur isolant) et procede pour sa fabrication |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258468A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| JPS61287258A (ja) * | 1985-06-14 | 1986-12-17 | Hitachi Ltd | 半導体記憶装置の製造方法 |
-
1987
- 1987-03-06 JP JP62052336A patent/JPS63219154A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258468A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| JPS61287258A (ja) * | 1985-06-14 | 1986-12-17 | Hitachi Ltd | 半導体記憶装置の製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04243160A (ja) * | 1991-01-17 | 1992-08-31 | Nec Corp | 半導体メモリ集積回路 |
| US5442211A (en) * | 1992-12-01 | 1995-08-15 | Oki Electric Industry Co., Ltd. | One-transistor one-capacitor memory cell structure for DRAMs |
| US5618745A (en) * | 1992-12-01 | 1997-04-08 | Oki Electric Industry Co., Ltd. | Method of manufacturing a one transistor one-capacitor memory cell structure with a trench containing a conductor penetrating a buried insulating film |
| JPH07202019A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体集積回路装置および製造方法 |
| FR2779273A1 (fr) * | 1998-05-27 | 1999-12-03 | Samsung Electronics Co Ltd | Dispositif de memoire a semiconducteur presentant une structure soi (silicium sur isolant) et procede pour sa fabrication |
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