JPS62293756A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62293756A JPS62293756A JP61138526A JP13852686A JPS62293756A JP S62293756 A JPS62293756 A JP S62293756A JP 61138526 A JP61138526 A JP 61138526A JP 13852686 A JP13852686 A JP 13852686A JP S62293756 A JPS62293756 A JP S62293756A
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- JP
- Japan
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- region
- type
- polycrystalline silicon
- switching transistor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は半導体記憶装置、特に絶縁ゲート型電界効果ト
ランジスタ（以下ＭＯＳトランジスタ）を用いたＭＯＳ
メモＩＪ Ｋ係り、より具体的には１トランジスタ型Ｍ
ＯＳダイナミックメモリに関する。
ランジスタ（以下ＭＯＳトランジスタ）を用いたＭＯＳ
メモＩＪ Ｋ係り、より具体的には１トランジスタ型Ｍ
ＯＳダイナミックメモリに関する。
従来の技術
ＭＯＳダイナミックメモリは年々大容量化が進むと共に
微細化が要求されてきており、それにつれ記憶容量が占
有できる面積も極めて小さくなってきている。一方、記
憶容量が小さくなると、蓄積される信号電荷量は電圧が
一定であれば比例して小さくなり、Ｓ／Ｎ比減少して、
メモリ動作上大きな問題となる。また、パッケージ等に
含まれる重金属から放射されるα線によって起こるンフ
トエラーの発生を防ぐには２００ｆｃ以上の蓄積電荷量
が必要であることが確認されており、むやみに記憶容量
を小さくできない。一方、容量を構成する酸化膜は信頼
性上１０ｎｍ程度は必要であり、一端に薄くして、容量
を大きくすることは不可能である。この問題を解決する
ため近年、シリコン基板中に溝を形成して、記憶用キャ
パシタをその溝の側壁と底部て形成して容量を太きくし
、さらにその記憶用キャパシタ上にＳＯＩ（５ｉｌｉｃ
ｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）技術で形成した島状
のスイッチングトランジスタを形成しメモリセルとする
方法が提案されている。
微細化が要求されてきており、それにつれ記憶容量が占
有できる面積も極めて小さくなってきている。一方、記
憶容量が小さくなると、蓄積される信号電荷量は電圧が
一定であれば比例して小さくなり、Ｓ／Ｎ比減少して、
メモリ動作上大きな問題となる。また、パッケージ等に
含まれる重金属から放射されるα線によって起こるンフ
トエラーの発生を防ぐには２００ｆｃ以上の蓄積電荷量
が必要であることが確認されており、むやみに記憶容量
を小さくできない。一方、容量を構成する酸化膜は信頼
性上１０ｎｍ程度は必要であり、一端に薄くして、容量
を大きくすることは不可能である。この問題を解決する
ため近年、シリコン基板中に溝を形成して、記憶用キャ
パシタをその溝の側壁と底部て形成して容量を太きくし
、さらにその記憶用キャパシタ上にＳＯＩ（５ｉｌｉｃ
ｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）技術で形成した島状
のスイッチングトランジスタを形成しメモリセルとする
方法が提案されている。
第２図はその一例（特開昭６１−４２７１号公報）で図
中１は半導体基板、２はキャパシタを形成する溝部の側
壁と底面に設けた薄い酸化膜、３は溝部に充填した多結
晶シリコンで容量蓄積電極となる。５，６．７は酸化膜
１２上に堆積した多結晶シリコンをレーザーアニール法
等によシ単結晶化した単結晶層で、５はチャンネル部、
６はソース、７はドレインである。チャンネル部５をｐ
形に形成する場合は、６，７はｎ形となる。９は多結晶
シリコンで形成したゲート電極、１０は酸化膜、１１は
アルミ配線で、メモリーのピット線を形成している。こ
の構造は記憶用キャパシタの上部にスイッチングトラン
ジスタを形成するために、メモリーセルの占有面積が少
なく、大容量メモリーの構成に極めて有効なメモリーセ
ル構造である。
中１は半導体基板、２はキャパシタを形成する溝部の側
壁と底面に設けた薄い酸化膜、３は溝部に充填した多結
晶シリコンで容量蓄積電極となる。５，６．７は酸化膜
１２上に堆積した多結晶シリコンをレーザーアニール法
等によシ単結晶化した単結晶層で、５はチャンネル部、
６はソース、７はドレインである。チャンネル部５をｐ
形に形成する場合は、６，７はｎ形となる。９は多結晶
シリコンで形成したゲート電極、１０は酸化膜、１１は
アルミ配線で、メモリーのピット線を形成している。こ
の構造は記憶用キャパシタの上部にスイッチングトラン
ジスタを形成するために、メモリーセルの占有面積が少
なく、大容量メモリーの構成に極めて有効なメモリーセ
ル構造である。
発明が解決しようとする問題点
しかしながらこの構造には大きな問題点がある。
酸化膜１２上に多結晶シリコンを堆積して、それを単結
晶化する際に蓄積電極となる多結晶シリコン３とのみ酸
化膜の開孔部を介してつながっているために、単結晶の
種がなく、全体の単結晶化がレーザーアニール等によっ
て起シに＜＜、いわゆるＳ○工槽構造容易にできないと
いう欠点を有している。
晶化する際に蓄積電極となる多結晶シリコン３とのみ酸
化膜の開孔部を介してつながっているために、単結晶の
種がなく、全体の単結晶化がレーザーアニール等によっ
て起シに＜＜、いわゆるＳ○工槽構造容易にできないと
いう欠点を有している。
また第２の問題点としては、チャンネル部５が通常のＭ
ＯＳトランジスタと異なって、電位を固定することがで
きないために、キンク効果と呼ばれるスイッチングトラ
ンジスタの特性上に問題点を生じることにある。
ＯＳトランジスタと異なって、電位を固定することがで
きないために、キンク効果と呼ばれるスイッチングトラ
ンジスタの特性上に問題点を生じることにある。
本発明は以上の問題点に鑑み、スイッチングトランジス
タの単結晶化を行いやすく、かつ、スイッチジグトラン
ジスタの基板電位を固定できる構造をと９、しかも記憶
キャパシタの上部にスイッチングトランジスタを形成し
て、甑カメモリーセルの占有面積を小さくして、大容量
メモリーを実現しようとするものである１ 問題点を解決するための手段 本発明は、溝部に形成した記憶用キャパシタの上部の一
部を酸化膜で覆い、キャパシタの上部および単結晶基板
の上部にわたって、多結晶シリコンをレーザーアニール
等によって単結晶化したスイッチングトランジスタを設
け、チャンネル部を単結晶基板に接するようドレイン領
域を形成し、ソース領域は記憶用キャパシタの蓄積電極
である溝部に埋込んだ多結晶シリコンと接するように形
成しようとするものである。
タの単結晶化を行いやすく、かつ、スイッチジグトラン
ジスタの基板電位を固定できる構造をと９、しかも記憶
キャパシタの上部にスイッチングトランジスタを形成し
て、甑カメモリーセルの占有面積を小さくして、大容量
メモリーを実現しようとするものである１ 問題点を解決するための手段 本発明は、溝部に形成した記憶用キャパシタの上部の一
部を酸化膜で覆い、キャパシタの上部および単結晶基板
の上部にわたって、多結晶シリコンをレーザーアニール
等によって単結晶化したスイッチングトランジスタを設
け、チャンネル部を単結晶基板に接するようドレイン領
域を形成し、ソース領域は記憶用キャパシタの蓄積電極
である溝部に埋込んだ多結晶シリコンと接するように形
成しようとするものである。
作 用
本発明によれば単結晶化が容易となシ、キンク効果を防
ぎ安定動作が可能となシ、少さな面積でメモリーセルを
構成することが可能となる。
ぎ安定動作が可能となシ、少さな面積でメモリーセルを
構成することが可能となる。
実施例
第１図に本発明の実施例を示し、第１図に基づいて、説
明をする。
明をする。
１はｐ形シリコン基板、２は溝部の側壁および底に形成
した酸化膜で、キャパシタを形成する。
した酸化膜で、キャパシタを形成する。
３は溝部に充填したｎ形多結晶シリコンで、蓄積電極と
なっている。４はキャパシタの多結晶シリコンの上部を
一部覆っている酸化膜で、多結晶シリコン３からの不純
物が、ｐ形チャンネル領域５に拡散するのを防ぎ、かつ
電気的に絶縁する役割を果している。５はｐ形チャンネ
ル領域、６はｎ形ソース領域、７はｎ形のドレイン領域
である。
なっている。４はキャパシタの多結晶シリコンの上部を
一部覆っている酸化膜で、多結晶シリコン３からの不純
物が、ｐ形チャンネル領域５に拡散するのを防ぎ、かつ
電気的に絶縁する役割を果している。５はｐ形チャンネ
ル領域、６はｎ形ソース領域、７はｎ形のドレイン領域
である。
チャンネル領域は一部分が、ドレイン領域は全領域がシ
リコン基板と接している。５，８．７は多結晶シリコン
を堆積した後、レーザーアニール法等によって単結晶化
されて形成されるが、チャンネル領域５の一部および、
ドレイン領域７が、シリコン基板と直接液しているため
に、シリコン基板が単結晶の種となり、単結晶化が容易
に行われる。また、ｐ形シリコン基板１とチャンネル領
域とは同じ導電型で接しているために、チャンネル部の
基板電位をとることができ、トランジスタの安定動作を
保証している。９，１０．１１は第２図の従来例と同じ
、それぞれゲート電甑、酸化膜。
リコン基板と接している。５，８．７は多結晶シリコン
を堆積した後、レーザーアニール法等によって単結晶化
されて形成されるが、チャンネル領域５の一部および、
ドレイン領域７が、シリコン基板と直接液しているため
に、シリコン基板が単結晶の種となり、単結晶化が容易
に行われる。また、ｐ形シリコン基板１とチャンネル領
域とは同じ導電型で接しているために、チャンネル部の
基板電位をとることができ、トランジスタの安定動作を
保証している。９，１０．１１は第２図の従来例と同じ
、それぞれゲート電甑、酸化膜。
アルミ配線である。
発明の効果
以上のように本発明によれば、溝部に形成した記憶用キ
ャパシタの上部にＳＯＩ技術で形成したスイッチングト
ランジスタの単結晶化を行いやすくすることと、チャン
ネルの基板電位をとってスイッチングトランジスタのキ
ンク効果を防ぎ、安定動作を行うことができるメモリー
セルで、しかも極めて少さな古有面積でメモリーセルを
構成することにより、大容量メモリーの実現を容易にす
るものである。
ャパシタの上部にＳＯＩ技術で形成したスイッチングト
ランジスタの単結晶化を行いやすくすることと、チャン
ネルの基板電位をとってスイッチングトランジスタのキ
ンク効果を防ぎ、安定動作を行うことができるメモリー
セルで、しかも極めて少さな古有面積でメモリーセルを
構成することにより、大容量メモリーの実現を容易にす
るものである。
第１図は本発明の一実施例におけるＭＯＳメモリーのメ
モリーセル部を示す断面図、第２図は従来のＭＯＳメモ
リーのメモリーセル部を示す断面図である。 １・・・・・・半導体基板、２・・・・・・キャパシタ
酸化膜。 ３・・・・・・多結晶シリコンの蓄積電極、５・・・・
・・チャンネル、６・・・・・・ソース、７・・・・・
・ドレイン、。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／
−Ｐ形シリコン墓坂
モリーセル部を示す断面図、第２図は従来のＭＯＳメモ
リーのメモリーセル部を示す断面図である。 １・・・・・・半導体基板、２・・・・・・キャパシタ
酸化膜。 ３・・・・・・多結晶シリコンの蓄積電極、５・・・・
・・チャンネル、６・・・・・・ソース、７・・・・・
・ドレイン、。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／
−Ｐ形シリコン墓坂
Claims (1)
- 第１導電形の半導体基板表面に設けた溝の側壁を含む面
を蓄積容量とし、前記溝部の表面の一部を絶縁膜で覆い
、前記絶縁膜の上部および溝部の外側の前記半導体基板
上にわたって形成した第１導電形のチャンネル部と、前
記チャンネル部をはさんで、前記半導体基板上に形成し
た反対導電形のドレイン領域と、前記溝部に充填した多
結晶シリコン領域の上部に前記多結晶シリコン領域に接
して形成した反対導電形のソース領域とを備えるスイッ
チングトランジスタを有してなる半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61138526A JPS62293756A (ja) | 1986-06-13 | 1986-06-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61138526A JPS62293756A (ja) | 1986-06-13 | 1986-06-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293756A true JPS62293756A (ja) | 1987-12-21 |
Family
ID=15224211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61138526A Pending JPS62293756A (ja) | 1986-06-13 | 1986-06-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293756A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298153A (ja) * | 1986-06-18 | 1987-12-25 | Hitachi Ltd | 半導体記憶装置 |
| JPH03104163A (ja) * | 1989-09-18 | 1991-05-01 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| EP0599506A1 (en) * | 1992-11-27 | 1994-06-01 | International Business Machines Corporation | Semiconductor memory cell with SOI MOSFET |
| US5892256A (en) * | 1988-08-25 | 1999-04-06 | Sony Corporation | Semiconductor memory and a method of manufacturing the same |
-
1986
- 1986-06-13 JP JP61138526A patent/JPS62293756A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298153A (ja) * | 1986-06-18 | 1987-12-25 | Hitachi Ltd | 半導体記憶装置 |
| US5892256A (en) * | 1988-08-25 | 1999-04-06 | Sony Corporation | Semiconductor memory and a method of manufacturing the same |
| JPH03104163A (ja) * | 1989-09-18 | 1991-05-01 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| EP0599506A1 (en) * | 1992-11-27 | 1994-06-01 | International Business Machines Corporation | Semiconductor memory cell with SOI MOSFET |
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