JPH04287366A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH04287366A JPH04287366A JP3076843A JP7684391A JPH04287366A JP H04287366 A JPH04287366 A JP H04287366A JP 3076843 A JP3076843 A JP 3076843A JP 7684391 A JP7684391 A JP 7684391A JP H04287366 A JPH04287366 A JP H04287366A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
及びその製造方法に関し、特にダイナミックランダムア
クセスメモリ（以下、ＤＲＡＭと称す）のような半導体
集積回路装置のキャパシタ容量を増加し得る構造とその
製法に関するものである。
及びその製造方法に関し、特にダイナミックランダムア
クセスメモリ（以下、ＤＲＡＭと称す）のような半導体
集積回路装置のキャパシタ容量を増加し得る構造とその
製法に関するものである。
【０００２】
【従来の技術】図２は従来のトレンチ型キャパシタを有
する半導体集積回路装置を示す断面図であり、図におい
て、１はＰ型シリコン基板、３は電荷を蓄積するための
ゲート酸化膜であり、ゲート直下，トレンチ部ともに例
えば３００〜５００オングストローム厚に形成される。 ４はポリシリコンからなるキャパシタ電極であり、トレ
ンチ部の深さは例えば４〜５μｍであり、素子表面では
例えば２０００〜４０００オングストローム厚に形成さ
れる。５は例えば２０００〜４０００オングストローム
厚に形成されたゲート電極、６はＭＯＳトランジスタの
ソース，ドレインが形成されるｎ＋ 拡散領域、８は素
子間分離のための厚い酸化膜層であり、その厚みは例え
ば１μｍである。９はＭＯＳトランジスタ部、１０は素
子間分離領域であり、ＭＯＳトランジスタ部、１１はメ
モリキャパシタ部である。
する半導体集積回路装置を示す断面図であり、図におい
て、１はＰ型シリコン基板、３は電荷を蓄積するための
ゲート酸化膜であり、ゲート直下，トレンチ部ともに例
えば３００〜５００オングストローム厚に形成される。 ４はポリシリコンからなるキャパシタ電極であり、トレ
ンチ部の深さは例えば４〜５μｍであり、素子表面では
例えば２０００〜４０００オングストローム厚に形成さ
れる。５は例えば２０００〜４０００オングストローム
厚に形成されたゲート電極、６はＭＯＳトランジスタの
ソース，ドレインが形成されるｎ＋ 拡散領域、８は素
子間分離のための厚い酸化膜層であり、その厚みは例え
ば１μｍである。９はＭＯＳトランジスタ部、１０は素
子間分離領域であり、ＭＯＳトランジスタ部、１１はメ
モリキャパシタ部である。
【０００３】次にその動作について説明する。ＭＯＳト
ランジスタ部９でゲート電極５を開け閉めすることによ
り、外部情報がメモリキャパシタ部１１に書込まれる。 メモリキャパシタ部１１に蓄積された情報は上記と同様
にゲート電極５の開閉により読出される。メモリキャパ
シタ部１１では誘電体であるゲート酸化膜３を挟んで、
キャパシタ電極４を上の電極、シリコン基板１を下の電
極としてデータを蓄積するコンデンサを形成している。
ランジスタ部９でゲート電極５を開け閉めすることによ
り、外部情報がメモリキャパシタ部１１に書込まれる。 メモリキャパシタ部１１に蓄積された情報は上記と同様
にゲート電極５の開閉により読出される。メモリキャパ
シタ部１１では誘電体であるゲート酸化膜３を挟んで、
キャパシタ電極４を上の電極、シリコン基板１を下の電
極としてデータを蓄積するコンデンサを形成している。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されており、そのメモリキャパ
シタ部では、電荷蓄積容量を増大させるためにキャパシ
タ面積を確保することが課題であり、しかも半導体集積
回路装置の大容量化，高集積化を図るためセル面積は縮
小を要するという、上記課題と相反する制約があった。 そこで、従来の半導体集積回路装置はセル面積を縮小さ
せるためにトレンチ型キャパシタを設けていたが、シリ
コン基板１に掘る溝の深さには限界があった。
装置は以上のように構成されており、そのメモリキャパ
シタ部では、電荷蓄積容量を増大させるためにキャパシ
タ面積を確保することが課題であり、しかも半導体集積
回路装置の大容量化，高集積化を図るためセル面積は縮
小を要するという、上記課題と相反する制約があった。 そこで、従来の半導体集積回路装置はセル面積を縮小さ
せるためにトレンチ型キャパシタを設けていたが、シリ
コン基板１に掘る溝の深さには限界があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、セル面積を増大させることなく
、電荷蓄積容量を増大できる半導体集積回路装置を得る
ことを目的としており、さらにこの装置に適した製造方
法を提供することを目的とする。
ためになされたもので、セル面積を増大させることなく
、電荷蓄積容量を増大できる半導体集積回路装置を得る
ことを目的としており、さらにこの装置に適した製造方
法を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、キャパシタ部を形成する溝が溝上部より
も溝底部を大きくすることにより、全てのキャパシタの
電極面積を大きくしたものである。
積回路装置は、キャパシタ部を形成する溝が溝上部より
も溝底部を大きくすることにより、全てのキャパシタの
電極面積を大きくしたものである。
【０００７】また、この発明に係る半導体集積回路装置
の製造方法は、半導体基板に１素子よりも小さい面積の
溝を形成し、絶縁膜とキャパシタ電極を前記溝内に形成
した後、前記半導体基板上に同一の導電型の半導体層を
エピタキシャル成長させ、さらに前記溝よりも小さい溝
を前記溝上部に形成し、小さい溝の底部を前記溝に形成
したキャパシタ電極層までエッチングし、小さい溝の側
壁に絶縁膜を形成し、前記キャパシタ電極層と同様の材
質で埋込むようにしたものである。
の製造方法は、半導体基板に１素子よりも小さい面積の
溝を形成し、絶縁膜とキャパシタ電極を前記溝内に形成
した後、前記半導体基板上に同一の導電型の半導体層を
エピタキシャル成長させ、さらに前記溝よりも小さい溝
を前記溝上部に形成し、小さい溝の底部を前記溝に形成
したキャパシタ電極層までエッチングし、小さい溝の側
壁に絶縁膜を形成し、前記キャパシタ電極層と同様の材
質で埋込むようにしたものである。
【０００８】
【作用】この発明における半導体集積回路装置はキャパ
シタを形成する溝が開口部よりも溝底部の方が大きいた
め、セル面積を大きくすることなくキャパシタ面積を増
大させる。
シタを形成する溝が開口部よりも溝底部の方が大きいた
め、セル面積を大きくすることなくキャパシタ面積を増
大させる。
【０００９】また、予め半導体基板上に溝を形成した後
、これと同一の導電型の半導体層をエピタキシャル成長
させて、上記溝より小さい溝をこれと連結するように形
成したので、任意の形状の溝を容易に形成できる。
、これと同一の導電型の半導体層をエピタキシャル成長
させて、上記溝より小さい溝をこれと連結するように形
成したので、任意の形状の溝を容易に形成できる。
【００１０】
【実施例】以下、この発明の実施例を図について説明す
る。図１はこの発明の一実施例による半導体集積回路装
置の１素子の断面を示すものであり、図において、２は
この発明に係るトレンチキャパシタの溝形状を示してい
る。その他の記号は図２と同一である。また、図３（ａ
） 〜図３（ｈ） は半導体集積回路装置の製造工程を
メモリセル部のみの断面図で示したものである。
る。図１はこの発明の一実施例による半導体集積回路装
置の１素子の断面を示すものであり、図において、２は
この発明に係るトレンチキャパシタの溝形状を示してい
る。その他の記号は図２と同一である。また、図３（ａ
） 〜図３（ｈ） は半導体集積回路装置の製造工程を
メモリセル部のみの断面図で示したものである。
【００１１】以下、その製造方法を図３（ａ） 〜図３
（ｈ） を用いて説明する。この図３（ａ） 〜図３（
ｈ） 中の記号は、図１，図２中の同一符号の内容を示
す。まず、図３（ａ） の工程において、Ｐ型シリコン
基板に１素子分の面積よりは小さく、深さ２〜３μｍ程
度の溝２をプラズマエッチング等の公知の方法で形成す
る。次に、図３（ｂ）の工程において、シリコン基板に
形成した溝に、ゲート酸化膜を形成するために薄い酸化
膜３を成長させ、キャパシタ電極を形成するためにポリ
シリコン４を堆積させる。そして図３（ｃ） の工程に
おいて、シリコン基板表面までポリシリコンと酸化膜を
エッチングする。さらに図３（ｄ） の工程において、
ゲート酸化膜３を露出したポリシリコンの表面上に成長
させる。
（ｈ） を用いて説明する。この図３（ａ） 〜図３（
ｈ） 中の記号は、図１，図２中の同一符号の内容を示
す。まず、図３（ａ） の工程において、Ｐ型シリコン
基板に１素子分の面積よりは小さく、深さ２〜３μｍ程
度の溝２をプラズマエッチング等の公知の方法で形成す
る。次に、図３（ｂ）の工程において、シリコン基板に
形成した溝に、ゲート酸化膜を形成するために薄い酸化
膜３を成長させ、キャパシタ電極を形成するためにポリ
シリコン４を堆積させる。そして図３（ｃ） の工程に
おいて、シリコン基板表面までポリシリコンと酸化膜を
エッチングする。さらに図３（ｄ） の工程において、
ゲート酸化膜３を露出したポリシリコンの表面上に成長
させる。
【００１２】次に、図３（ｅ） の工程において、シリ
コン基板１上に、さらにシリコン単結晶層７をエピタキ
シャル成長させる。その後、図３（ｆ） の工程におい
て、従来のトレンチキャパシタの溝部の穴と同じ大きさ
で深さ１〜２μｍの溝を図３（ａ） の工程と同様の方
法で形成する。そして、図３（ｇ） の工程において、
ゲート酸化膜３を接続させるために図３（ｆ）で形成し
た溝側壁を酸化する。最後に図３（ｈ） の工程におい
て、キャパシタ電極部４を形成するために図３（ｆ）
で形成した溝の底部の酸化膜をドライエッチング等によ
り除去した後、キャパシタ電極部を形成するためにポリ
シリコンを堆積させ、溝部を埋込むことにより、本実施
例のメモリキャパシタ部が形成される。またＭＯＳトラ
ンジスタ部についても従来例と同様に形成することによ
り本実施例の半導体集積回路装置が完成する。
コン基板１上に、さらにシリコン単結晶層７をエピタキ
シャル成長させる。その後、図３（ｆ） の工程におい
て、従来のトレンチキャパシタの溝部の穴と同じ大きさ
で深さ１〜２μｍの溝を図３（ａ） の工程と同様の方
法で形成する。そして、図３（ｇ） の工程において、
ゲート酸化膜３を接続させるために図３（ｆ）で形成し
た溝側壁を酸化する。最後に図３（ｈ） の工程におい
て、キャパシタ電極部４を形成するために図３（ｆ）
で形成した溝の底部の酸化膜をドライエッチング等によ
り除去した後、キャパシタ電極部を形成するためにポリ
シリコンを堆積させ、溝部を埋込むことにより、本実施
例のメモリキャパシタ部が形成される。またＭＯＳトラ
ンジスタ部についても従来例と同様に形成することによ
り本実施例の半導体集積回路装置が完成する。
【００１３】このようにして完成した本実施例は、１素
子を構成する部分は従来の装置と同様に構成されており
、メモリキャパシタ部に蓄積した電荷をゲート電極を開
閉することにより書込み・読出しが行なわれる。そして
そのメモリキャパシタ部はキャパシタ電極であるポリシ
リコンが接するゲート酸化膜の面積分に全て電荷が蓄積
されるが、本実施例ではキャパシタを形成する溝を、そ
の底部が溝開口部より大きい形状としたので、セル面積
を大きくすることなくキャパシタ面積ひいては電荷蓄積
容量が大きくなっている。
子を構成する部分は従来の装置と同様に構成されており
、メモリキャパシタ部に蓄積した電荷をゲート電極を開
閉することにより書込み・読出しが行なわれる。そして
そのメモリキャパシタ部はキャパシタ電極であるポリシ
リコンが接するゲート酸化膜の面積分に全て電荷が蓄積
されるが、本実施例ではキャパシタを形成する溝を、そ
の底部が溝開口部より大きい形状としたので、セル面積
を大きくすることなくキャパシタ面積ひいては電荷蓄積
容量が大きくなっている。
【００１４】なお、上記実施例では、トレンチの形状が
逆Ｔ字形であるが、図４に示したＬ字型、図５に示した
溝底部が半球であるように、溝の開口部よりも底部を大
きくした形状を有するものであるならば、本発明の製造
方法を当然適用でき、上記実施例と同様の効果を奏する
。
逆Ｔ字形であるが、図４に示したＬ字型、図５に示した
溝底部が半球であるように、溝の開口部よりも底部を大
きくした形状を有するものであるならば、本発明の製造
方法を当然適用でき、上記実施例と同様の効果を奏する
。
【００１５】
【発明の効果】以上のように、この発明に係る半導体集
積回路装置及びその製造方法によれば、トレンチ形状を
開口部よりも溝底部を大きくするようにしたので、蓄積
電荷容量が増大し、さらにセル面積を拡大させることが
ないため高集積化・大容量化に大きく貢献することがで
きる。
積回路装置及びその製造方法によれば、トレンチ形状を
開口部よりも溝底部を大きくするようにしたので、蓄積
電荷容量が増大し、さらにセル面積を拡大させることが
ないため高集積化・大容量化に大きく貢献することがで
きる。
【００１６】また、半導体基板上に予め溝を形成した後
、これと同一の導電型の半導体層をエピタキシャル成長
させて、上記溝より小さい溝をこれと連結するように形
成したので、底部が上部よりも大きい溝を容易に形成で
き、任意の形状の溝を容易に形成できる。
、これと同一の導電型の半導体層をエピタキシャル成長
させて、上記溝より小さい溝をこれと連結するように形
成したので、底部が上部よりも大きい溝を容易に形成で
き、任意の形状の溝を容易に形成できる。
【図面の簡単な説明】
【図１】この発明の一実施例による半導体集積回路装置
を示す断面図である。
を示す断面図である。
【図２】従来のトレンチ型キャパシタを有する半導体集
積回路装置の断面図である。
積回路装置の断面図である。
【図３】この発明の半導体集積回路装置の製造工程を示
す図である。
す図である。
【図４】この発明の他の実施例による半導体集積回路装
置のメモリキャパシタ部を示す断面図である。
置のメモリキャパシタ部を示す断面図である。
１ Ｐ型シリコン基板
２ 溝
３ ゲート酸化膜
４ キャパシタ電極
５ ゲート電極
６ ｎ＋ 拡散領域
７ エピタキシャル層
８ 素子間分離酸化膜層
９ ＭＯＳトランジスタ部
１０ 素子間分離領域
１１ メモリキャパシタ部
Claims (2)
- 【請求項１】 少なくとも１個のキャパシタを有する
半導体集積回路装置において、前記キャパシタを形成す
る溝が、溝開口部よりも溝底部の方を大きい形状を有す
ることを特徴とする半導体集積回路装置。 - 【請求項２】 半導体基板に開口部が１素子よりも小
さい面積を有する溝を形成し、キャパシタの電極層を形
成する工程と、前記半導体基板上に同一導電型の半導体
層を形成する工程と、前記半導体層に前記溝よりも小さ
い溝を形成し、溝の側壁に絶縁層を形成する工程と、前
記半導体層上に形成した溝底部の前記キャパシタ電極層
を露出させる工程と、前記半導体層上に形成した溝を前
記キャパシタ電極層を形成したものと同じ材質で埋め、
前記キャパシタ電極層と接続させる工程とを含むことを
特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3076843A JPH04287366A (ja) | 1991-03-15 | 1991-03-15 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3076843A JPH04287366A (ja) | 1991-03-15 | 1991-03-15 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04287366A true JPH04287366A (ja) | 1992-10-12 |
Family
ID=13616945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3076843A Pending JPH04287366A (ja) | 1991-03-15 | 1991-03-15 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04287366A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5336912A (en) * | 1992-07-13 | 1994-08-09 | Kabushiki Kaisha Toshiba | Buried plate type DRAM |
| US5658816A (en) * | 1995-02-27 | 1997-08-19 | International Business Machines Corporation | Method of making DRAM cell with trench under device for 256 Mb DRAM and beyond |
| US5692281A (en) * | 1995-10-19 | 1997-12-02 | International Business Machines Corporation | Method for making a dual trench capacitor structure |
| US5945703A (en) * | 1993-12-07 | 1999-08-31 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method therefor |
| US6194755B1 (en) | 1998-06-22 | 2001-02-27 | International Business Machines Corporation | Low-resistance salicide fill for trench capacitors |
| EP1402573A1 (en) * | 2001-06-12 | 2004-03-31 | International Business Machines Corporation | Method and structure for buried circuits and devices |
| JP2008060138A (ja) * | 2006-08-29 | 2008-03-13 | Mitsubishi Electric Corp | 電力用半導体装置およびその製造方法 |
-
1991
- 1991-03-15 JP JP3076843A patent/JPH04287366A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5336912A (en) * | 1992-07-13 | 1994-08-09 | Kabushiki Kaisha Toshiba | Buried plate type DRAM |
| US5629226A (en) * | 1992-07-13 | 1997-05-13 | Kabushiki Kaisha Toshiba | Method of manufacturing a buried plate type DRAM having a widened trench structure |
| US5945703A (en) * | 1993-12-07 | 1999-08-31 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method therefor |
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| US6194755B1 (en) | 1998-06-22 | 2001-02-27 | International Business Machines Corporation | Low-resistance salicide fill for trench capacitors |
| EP1402573A1 (en) * | 2001-06-12 | 2004-03-31 | International Business Machines Corporation | Method and structure for buried circuits and devices |
| EP1402573A4 (en) * | 2001-06-12 | 2010-09-15 | Ibm | METHOD AND STRUCTURE FOR INTEGRATED CIRCUITS AND DEVICES |
| JP2008060138A (ja) * | 2006-08-29 | 2008-03-13 | Mitsubishi Electric Corp | 電力用半導体装置およびその製造方法 |
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