JPH0575059A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体記憶装置の一種であるＤＲＡＭにおい
て、メモリセルの集積度を向上させることを目的とす
る。 【構成】 ビット線３７、トランジスタ、ワード線４５
及びキャパシタが縦に形成される。つまりビット線３７
以外の部分にエピタキシャル成長させたシリコンエピタ
キシャル層４２が形成される。シリコンエピタキシャル
層４２の側面を利用する様にワード線４５及びトランジ
スタのチャネルが半導体基板１に垂直にかつビット線３
７と交差するように形成される。また、エピタキシャル
層４２の上面にキャパシタが形成されている。 【効果】 ビット線とトランジスタが重り合うことな
く、ビット線３７、トランジタ、キャパシタが縦に形成
されるので、キャパシタ容量を十分得られ、加えてトラ
ンジスタ部を薄く形成でき、高集積化が容易にできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関し、
特に、キャパシタを有するＤＲＡＭ（Dynamic Random A
ccess Memory）等の半導体記憶装置及びその製造方法に
関するものである。

【０００２】

【従来の技術】図１１は従来の半導体記憶装置であるＤ
ＲＡＭのメモリセルの断面図である。図において、１は
シリコン基板、２は素子分離領域、３はゲート酸化膜、
４ａはゲート電極、４ｂはワード線、６ａ，ｂは不純物
領域でありトランジスタのソース・ドレイン領域、７は
下部電極、８ａ，８ｂは絶縁膜、１６は誘電体膜、１７
は上部電極、１８は絶縁膜、２０は導電膜である。

【０００３】このとき、導電膜２０は絶縁膜１８に形成
された開口を介して不純物領域６ａに接触しており、ビ
ット線を構成している。ゲート電極４ａ及び両不純物領
域６ａ，６ｂによりトランジスタ２１が構成され、下部
電極７、誘電体膜１６及び上部電極１７により電荷蓄積
用キャパシタ２２が構成されている。

【０００４】更に詳述すると、シリコン基板１の所定領
域を囲むように隣接素子との絶縁分離用の素子分離領域
２が形成され、素子分離領域２により囲まれた所定領域
のシリコン基板１上に、シリコン基板１の熱酸化等によ
るゲート酸化膜３が形成されるとともに、このゲート酸
化膜３上にゲート電極４ａが、素子分領域２上にワード
線４ｂが形成され、このゲート電極４ａ、ワード線４ｂ
を覆うように絶縁膜８ａ，８ｂが形成されている。そし
て、絶縁膜８ａ，８ｂをマスクとして、所定領域におけ
るシリコン基板１の表面にイオン注入法により不純物イ
オンが注入され、ゲート電極４ａの両側に不純物領域６
ａ，６ｂが形成される。

【０００５】次に、ゲート電極４ａ、ワード線４ｂ上及
び不純物領域６ｂ上に下部電極７が形成され、この下部
電極７の表面を誘電体膜１６で被覆し、更に誘電体膜１
６を上部電極１７で被覆し、その上に層間絶縁用の絶縁
膜１８が形成され、絶縁膜１８上に読出し・書き込み電
極となる導電膜２０が形成され、メモリセルが完成され
る。

【０００６】そして、トランジスタ２１がオンされ、導
電膜２０及びトランジスタ２１を介してキャパシタ２２
に電荷の蓄積、放出が行われることにより、情報の書き
込み、読出しが行われる。

【０００７】

【発明が解決しようとする課題】従来、この種の半導体
記憶装置では、高集積化に伴ってメモリセルサイズが縮
小された場合、キャパシタの占有する面積もそれに伴っ
て縮小されなければならないが、同時に記憶装置として
のＤＲＡＭの安定動作、信頼性は補償される必要があ
り、高集積化されてもメモリセルに蓄え得る電荷量はほ
ぼ一定に維持されなければならない。

【０００８】そこで従来、キャパシタ２２を可能な範囲
で平面的に大きくし、キャパシタ容量を保持することが
行われているが、キャパシタ２２の形成後に絶縁膜１
８、導電膜２０を形成してパターンを加工する場合に、
不純物領域６ａとの接続部付近の導電膜２０とキャパシ
タ２２の端部との間隔が非常に狭くなり、ショートする
おそれがあるなどの理由から、半導体記憶装置の高集積
化する際キャパシタ２２の容量を維持することが困難で
あるという問題点があった。

【０００９】この発明は上記のような問題点を解消する
ためになされたもので、半導体記憶装置の高集積化に伴
って平面的に見たメモリセルの占有する面積が縮小され
てもキャパシタの電極面占を縮小することなく、十分な
キャパシタ容量を得ることのできる高集積化に対応した
メモリセル構造の半導体記憶装置を得ることを目的とし
ており、更に、この装置の製造方法を提供することを目
的とする。。

【００１０】

【課題を解決するための手段】第１の発明に係る半導体
記憶装置は、半導体基板と、前記半導体基板の一方主面
に形成されたビット線と、前記半導体基板の一方主面上
であって前記ビット線の直上以外のところに形成された
前記主面に対して垂直な側面を有する半導体領域と、前
記半導体領域の側面に前記半導体基板の一方主面と垂直
方向にチャネルを形成し、一方電極を前記ビット線に接
続したトランジスタと、前記トランジスタの制御電極に
接続したワード線と、前記半導体領域上に形成され一方
電極を前記トランジスタの他方電極に接続したキャパシ
タとを備えて構成されている。

【００１１】また、第２の発明に係る半導体記憶装置の
製造方法は、半導体基板を準備する工程と、前記半導体
基板の一方主面にビット線を形成する工程と、前記半導
体基板の一方主面に対して垂直な側面を有する半導体領
域を前記主面上であって前記ビット線の直上以外のとこ
ろに形成する工程と、前記半導体基板の一方主面と垂直
方向にチャネルを有し、一方電極を前記ビット線に接続
したトランジスタを前記半導体領域の側面に形成する工
程と、前記トランジスタの制御電極に接続したワード線
を形成する工程と、一方電極を前記トランジスタの他方
電極に接続したキャパシタを前記半導体領域上に形成す
る工程とを備えて構成されている。

【００１２】また、第３の発明に係る半導体記憶装置の
製造方法は、前記トランジスタを形成する工程におい
て、前記半導体基板上に前記トランジスタの一方電極を
形成し、前記トランジスタの一方電極上に前記半導体領
域を形成し、前記半導体領域の上面に前記トランジスタ
の他方電極を形成し、前記半導体領域の側面にゲート絶
縁膜を形成し、前記ゲート絶縁膜に沿ってゲート電極を
形成することを特徴とする。

【００１３】

【作用】第１の発明における半導体記憶装置は、半導体
基板の一方主面上であってビット線の直上以外のところ
に形成された前記主面に対して垂直な側面を有する半導
体領域と、前記半導体領域の側面に前記半導体基板の一
方主面と垂直方向にチャネルを形成したトランジスタ
と、前記半導体領域上に形成されたキャパシタとを備え
て構成されているので、半導体記憶装置の集積化によ
り、平面的に見てメモリセルの占有する面積を縮小して
もキャパシタの占有する面積を縮小せず、かつ加工上の
困難を伴うことなく、十分なキャパシタ容量を確保でき
る。

【００１４】また、第２の発明における半導体記憶装置
の製造方法は、半導体基板の一方主面に対して垂直な側
面を有する半導体領域を前記主面上であってビット線の
直上以外のところに形成する工程と、前記半導体基板の
一方主面と垂直方向なチャネルを有したトランジスタを
前記半導体領域の側面に形成する工程と、キャパシタを
前記半導体領域上に形成さする工程とを備えて構成され
ているので、半導体集積装置の高集積化により、平面的
に見てメモリセルの占有する面積を縮小してもキャパシ
タの電極面積を縮小せず、十分なキャパシタ容量を持つ
半導体記憶装置を容易に製造することができる。

【００１５】また、第３の発明における半導体記憶装置
の製造方法は、前記トランジスタを形成する工程におい
て、前記半導体基板上に前記トランジスタの一方電極を
形成し、前記トランジスタの一方電極上に前記半導体領
域を形成し、前記半導体領域の上面に前記トランジスタ
の他方電極を形成し、前記半導体領域の側面にゲート絶
縁膜を形成し、前記ゲート絶縁膜に沿ってゲート電極を
形成することを特徴としているので、トランジスタ部を
薄く形成することができ、絶縁膜で前記トランジスタを
覆う場合、前記トランジスタ部を覆う絶縁膜の平坦化が
容易に行え、半導体集積装置の高集積化により、平面的
に見てメモリセルの占有する面積を縮小してもキャパシ
タの電極面積を縮小せず、十分なキャパシタ容量を持つ
半導体記憶装置を容易に製造することができる。

【００１６】

【実施例】以下に、この発明の一実施例について図１を
用いて詳細に説明する。

【００１７】図１は、この発明の第１の発明によるＤＲ
ＡＭのメモリセルの断面構造図である。図１において、
１は半導体基板、３３は半導体基板１上に形成された溝
部、３４は絶縁膜、３５はコンタクト孔、３６はソース
・ドレインコンタクト領域、３７はビット線、３８は隣
接する素子を分離するための絶縁膜、３９はソース・ド
レイン領域、４０は絶縁膜、４２はシリコンエピタキシ
ャル膜である。４３はシリコンエピタキシャル膜４２上
面に形成されたソース・ドレイン領域、４４はゲート酸
化膜、４５はワード線、４６は１対のワード線４５間及
びその上部に形成される素子とを分離する層間絶縁膜、
４７はシリコンエピタキシャル膜４２上面に接続するた
め層間絶縁膜４６中に形成された下部電極コンタクト、
４８は下部電極、４９は誘電体膜、５０は上部電極であ
る。５１は隣接するキャパシタの誘電体膜４９間の距離
である。

【００１８】本発明の半導体記憶装置は、ビット線３７
を半導体基板１に埋め込み、ワード線４５とビット線３
７をトランジスタを介して接続するため、ビット線絶縁
膜３４の溝部３３の一方の側面のみコンタクト孔３５を
開け、半導体基板１にソース・ドレインコンタクト領域
３６を形成する。トランジスタの一方電極であるソース
・ドレイン領域３９との接続はビット線直上以外の半導
体基板１の上面の所定領域のみソース・ドレイン領域３
９を形成しそのソース・ドレイン領域３９上にシリコン
エピタキシャル成長させる。そのエピタキシャル成長膜
４２上面にソース・ドレイン領域４３を形成する。前記
シリコンエピタキシャル膜４２の側面に半導体基板１と
垂直にワード線４５を形成し、シリコンエピタキシャル
成長膜４２の上部にキャパシタを形成する。

【００１９】従って、ワード線４５とビット線３７とを
接続するトランジスタ部をビット線３７の上部ではな
く、ビット線３７の横で接続する様にし、更に、ワード
線４５をシリコンエピタキシャル膜４２の側面を利用し
て半導体基板と垂直に形成する様にしたので、ビット線
３７が埋め込むように形成され、半導体基板１の上には
シリコンエピタキシャル膜４２の厚みを持った段差しか
なく、平坦化が可能となる。

【００２０】また、シリコンエピタキシャル膜４２の上
にはビット線３７は存在せず、シリコンエピタキシャル
膜４２上面を下部電極４８のコンタクトに全面積利用で
きるので、平面的なコンタクトマージン拡大となる。そ
して、シリコンエピタキシャル膜４２の上をキャパシタ
として利用できるのでキャパシタ容量の増加が実現でき
る。

【００２１】更に、ビット線３７は半導体基板１下に埋
め込みかつビット線絶縁膜３４及びビット線３７の上面
をさらに絶縁膜３８でシールドしているため、雑音を大
幅に低減できる。以上のことがらから従来の半導体記憶
装置に比べ、集積度の向上が容易に実現できる。

【００２２】次に図１に示した半導体記憶装置の製造方
法を図２乃至図１０を用いて順に説明する。

【００２３】まず図２に示すように、半導体基板１上に
酸化膜３０、窒化膜３１、絶縁膜３２を例えば熱酸化法
及びＣＶＤ法で形成する。次に、フォトリソグラフィ法
及びドライエッチング法を用いて、絶縁膜３２窒化膜３
１酸化膜３０を順にエッチング除去する。次に、上記の
それぞれの膜をマスクとして半導体基板１に溝部３３を
形成する。

【００２４】更に、図３に示すように、絶縁膜３２を除
去した後、例えばＣＶＤ法で絶縁膜３４を形成する。

【００２５】次に、絶縁膜３４の所定領域に通常のフォ
トリソグラフィ法及びエッチング法を用いてビット線と
トランジスタのソース・ドレインとの接続のためのコン
タクト孔３５を形成する。この際、エッチング法はドラ
イ法、ウェット法のどちらを用いてもよい。更に、例え
ばリンをドープしたポリシリコン膜３７ａを全面に堆積
する（図４）。また、リンをドープしたポリシリコン膜
をドライブすることによりソース・ドレインコンタクト
領域３６を形成する。本実施例では拡散によりソース・
ドレイン領域を形成したが、注入による形成でもよい。

【００２６】次に、図５に示すよう、全面に堆積したリ
ンをドープしたポリシリコン膜３７ａを例えば等方性エ
ッチングにより、溝部３３内側に堆積したポリシリコン
以外のポリシリコンを全面に除去し、ビット線３７を形
成する。

【００２７】次に、絶縁膜３４をウェットエッチング法
により窒化膜３１の上面部分及び酸化膜３０の側面部分
で除去する。その後、領域４１（後に、シリコンエピタ
キシャル膜が形成される半導体基板１の主面）以外を通
常のフォトリソグラフィ法及びドライエッチング法によ
り窒化膜３１をエッチングする。その後、図６に示すよ
うに、例えばＬＯＣＯＳ法を用いて絶縁膜３８を形成す
る。次に、ビット線３７の上部でかつ、後にソース・ド
レイン領域が形成される領域４１に挟まれた部分にのみ
分離絶縁膜４０を形成する。

【００２８】その後、例えばイオン注入法により、絶縁
膜３８，４０が形成されている領域を除く半導体基板１
表面に不純物を注入してソース・ドレイン領域３９を形
成する。その後、熱処理により、ソース・ドレインコン
タクト領域３６とソース・ドレイン領域３９は拡散し、
互いに接続する。（図６）次に、図７に示すように、絶
縁膜３８，４０が形成されている領域を除く半導体基板
１の表面上にシリコンをエピタキシャル成長させ、シリ
コンエピタキシャル膜４２を形成する。その後、例えば
イオン注入法により、シリコンエピタキシャル膜４２上
面に不純物を注入、拡散することによりソース・ドレイ
ン領域４３を形成する。

【００２９】次に、図８に示すように、例えば全面を熱
酸化することにより、ゲート酸化膜４４を形成し、例え
ばリンをドープした多結晶シリコン膜を堆積する。その
後、多結晶シリコン膜を、例えば異方性エッチングによ
り全面エッチングし、これによりシリコンエピタキシャ
ル膜４２及び絶縁膜４０の側面にビット線と交差するよ
うに、また、サイドウォールとして半導体基板１に対し
て垂直にワード線４５が形成される。更に、ゲート酸化
膜４４を形成する際、ソース・ドレイン領域４３を拡散
させる。

【００３０】次に図９に示すように、半導体基板１上全
面に絶縁膜４６を形成する。更に、シリコンエピタキシ
ャル膜４２上にコンタクト４７を形成する。このとき、
キャパシタを構成する下部電極のコンタクト孔を通常の
フォトリソグラフィ及びドライエッチング法により容易
に開口できる。またその際、ワード線４５、つまりシリ
コンエピタキシャル膜４２の段差しかないため、容易に
平坦化が可能である。

【００３１】更に、図１０及び図１０に示した下部電極
付近のＸ−Ｘ矢視断面図である図１１に示すように、コ
ンタクト４７を介してシリコンエピタキシャル膜４２上
面と接続する様に下部電極４８を形成する。その際、下
部電極間隔５１をフォトリソグラフィ限界まで間隔をつ
めることができるので、平面的に見ても下部電極の径を
大きくとることができる。次に、下部電極４８を被覆す
る様に誘電体膜４９を形成する。

【００３２】次いで図１２に示すように、上部電極５０
を形成する。これにより、埋め込んだビット線３７と交
差する様に半導体基板１と垂直なワード線４５が、エピ
タキシャル膜４２の側面を利用する様に形成され、更
に、ワード線４５とビット線３７の電気的接続はビット
線の上面ではなく、ビット線３７の横、即ちシリコンエ
ピタキシャル膜４２に形成されたトランジスタを介して
接続される。更に、そのシリコンエピタキシャル膜４２
の上面が全てキャパシタとして利用できるとともに、容
易に平坦化でき、フォトリソグラフィー及びエッチング
のマージンが拡がるため、本実施例の円筒キャパシタの
高さも十分に高くすることができる。したがって、キャ
パシタ容量の増加が容易にできる。

【００３３】なお、上記実施例では、キャパシタに円筒
キャパシタを用いたが、通常のキャパシタ構造やその他
の構造のキャパシタであってもよく、上記実施例と同様
の効果を奏する。

【００３４】また、本実施例はビット線を埋め込んだ構
造を示したが、ビット線を半導体基板上に形成し、ビッ
ト線横、即ち半導体基板１のビット線が形成されていな
い部分をエピタキシャル成長させ、エピタキシャル膜を
形成することにより半導体装置を形成してもよく、上記
実施例と同様の効果を奏する。

【００３５】

【発明の効果】以上のように、請求項１に係る半導体記
憶装置によれば、半導体基板の一方主面上であってビッ
ト線の直上以外のところに形成された前記主面に対して
垂直な側面を有する半導体領域と、前記半導体領域の側
面に前記半導体基板の一方主面と垂直方向にチャネルを
形成したトランジスタと、前記半導体領域上に形成され
たキャパシタとを備えて構成されているので、トランジ
スタが形成される半導体領域を薄く形成することがで
き、また、十分なキャパシタ容量を確保できるので、半
導体記憶装置の集積度を容易に向上することができると
いう効果がある。

【００３６】また、請求項２に係る半導体記憶装置の製
造方法は、半導体基板の一方主面に対して垂直な側面を
有する半導体領域を前記主面上であってビット線の直上
以外のところに形成する工程と、前記半導体基板の一方
主面と垂直方向なチャネルを有したトランジスタを前記
半導体領域の側面に形成する工程と、キャパシタを前記
半導体領域上に形成する工程とを備えて構成されている
ので、高集積化された半導体記憶装置を容易に製造する
ことができるという効果がある。

【００３７】また、請求項３に係る半導体記憶装置の製
造方法は、請求項２記載のトランジスタを形成する工程
において、前記半導体基板上に前記トランジスタの一方
電極を形成し、前記トランジスタの一方電極上に前記半
導体領域を形成し、前記半導体領域の上面に前記トラン
ジスタの他方電極を形成し、前記半導体領域の側面にゲ
ート絶縁膜を形成し、前記ゲート絶縁膜に沿ってゲート
電極を形成することを特徴としているので、トランジス
タ部を薄く形成することができ、高集積化された半導体
記憶装置を容易に製造することができるという効果があ
る。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体記憶装置の断
面構造を示す斜視図である。

【図２】図１に示した半導体記憶装置の一製造工程を示
す図である。

【図３】図１に示した半導体記憶装置の一製造工程を示
す図である。

【図４】図１に示した半導体記憶装置の一製造工程を示
す図である。

【図５】図１に示した半導体記憶装置の一製造工程を示
す図である。

【図６】図１に示した半導体記憶装置の一製造工程を示
す図である。

【図７】図１に示した半導体記憶装置の一製造工程を示
す図である。

【図８】図１に示した半導体記憶装置の一製造工程を示
す図である。

【図９】図１に示した半導体記憶装置の一製造工程を示
す図である。

【図１０】図１に示した半導体記憶装置の一製造工程を
示す図である。

【図１１】図１０に示した半導体記憶装置のＸ─Ｘ矢視
断面図である。

【図１２】図１に示した半導体記憶装置の一製造工程を
示す図である。

【図１３】従来の半導体記憶装置であるＤＲＡＭの断面
構造図である。

【符号の説明】

１ 半導体基板 ３ ゲート酸化膜 ４ａ ゲート電極 ４ｂ ワード線 ６ａ，６ｂ 不純物領域 ７ 下部電極 ８ａ，８ｂ 絶縁膜 １６ 誘電体膜 １７ 上部電極 １８ 絶縁膜 ２０ 導電膜 ２２ キャパシタ ２１ トランジスタ ３０ 酸化膜 ３１ 窒化膜 ３２ 絶縁膜 ３４ ビット線絶縁膜 ３３ 溝部 ３５ コンタクト孔 ３６ ソース・ドレインコンタクト領域 ３７ａ ポリシリコン膜 ３７ ビット線 ３８，４０ 絶縁膜 ３９，４３ ソース・ドレイン領域 ４２ シリコンエピタキシャル膜 ４４ ゲート酸化膜 ４５ ワード線 ４６ 絶縁膜 ４７ 下部電極コンタクト ４８ 下部電極 ４９ 誘電体膜 ５０ 上部電極 ５１ 下部電極間隔

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年２月７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】この発明は上記のような問題点を解消する
ためになされたもので、半導体記憶装置の高集積化に伴
って平面的に見たメモリセルの占有する面積が縮小され
てもキャパシタの電極面積を縮小することなく、十分な
キャパシタ容量を得ることのできる高集積化に対応した
メモリセル構造の半導体記憶装置を得ることを目的とし
ており、更に、この装置の製造方法を提供することを目
的とする。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板の一方主面に形成されたビット線と、 前記半導体基板の一方主面上であって前記ビット線の直
   上以外のところに形成された前記主面に対して垂直な側
   面を有する半導体領域と、 前記半導体領域の側面に前記半導体基板の一方主面と垂
   直方向にチャネルを形成し、一方電極を前記ビット線に
   接続したトランジスタと、 前記トランジスタの制御電極に接続したワード線と、 前記半導体領域上に形成され一方電極を前記トランジス
   タの他方電極に接続したキャパシタと、 を備えた半導体記憶装置。
2. 【請求項２】 半導体基板を準備する工程と、 前記半導体基板の一方主面にビット線を形成する工程
   と、 前記半導体基板の一方主面に対して垂直な側面を有する
   半導体領域を前記主面上であって前記ビット線の直上以
   外のところに形成する工程と、 前記半導体基板の一方主面と垂直方向にチャネルを有
   し、一方電極を前記ビット線に接続したトランジスタを
   前記半導体領域の側面に形成する工程と、 前記トランジスタの制御電極に接続したワード線を形成
   する工程と、 一方電極を前記トランジスタの他方電極に接続したキャ
   パシタを前記半導体領域上に形成する工程と、 を備えた半導体記憶装置の製造方法。
3. 【請求項３】 前記トランジスタを形成する工程におい
   て、 前記半導体基板上に前記トランジスタの一方電極を形成
   し、 前記トランジスタの一方電極上に前記半導体領域を形成
   し、 前記半導体領域の上面に前記トランジスタの他方電極を
   形成し、 前記半導体領域の側面にゲート絶縁膜を形成し、 前記ゲート絶縁膜に沿ってゲート電極を形成することを
   特徴とする請求項２記載の半導体記憶装置の製造方法。