FR2717950A1 - Ligne de bit enterrée et cellule de porte cylindrique et procédé de fabrication de ces éléments. - Google Patents
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- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
Abstract
Dispositif semi-conducteur hautement intégré et son procédé de fabrication dans lesquels une région d'isolation en fossé (12) est formée pour délimiter une région active, et une ligne de bit (18) est formée sur le substrat semi-conducteur (10). Une colonne de silicium est formée sur la ligne de bit (18) et des régions servant respectivement de drain (23), de canal (24), et de source (25) d'un transistor sont formées séquentiellement. Un film isolant de porte (26) et une ligne de porte (28) sont formés séquentiellement autour de la colonne de silicium, et une couche d'aplanissement (30) est formée entre les lignes de porte adjacentes (28). Une couche isolante, ayant une ouverture de contact est formée sur les lignes de porte (28). Un point mémoire de capacité (46), connecté à la région source (25) par l'ouverture de contact, est formé sur une couche isolante. Une structure de ligne de bit enterrée et une structure de porte verticale entourant une colonne de silicium sont formées, et on utilise ainsi au maximum la surface active.
Description
LIGNE DE BIT ENTERREE ET CELLULE DE PORTE CYLINDRIQUE
ET PROCEDE DE FABRICATION DE CES ELEMENTS
La présente invention se rapporte à un dispositif semi-conducteur et à son procédé de fabrication, et plus particulièrement, à un dispositif semi-conducteur ayant une ligne de bit enterrée et une cellule de
grille cylindrique et à son procédé de fabrication.
Intégrer un nombre maximal de dispositifs sur une surface de cellule minimale est important pour augmenter l'intégration d'une cellule de mémoire en semi-conducteur, et particulièrement, d'une cellule de
mémoire vive dynamique (DRAM).
La cellule de mémoire d'une DRAM d'un milliard de bits (1 Gigabit) qui est d'une prochaine génération occupe une surface inférieure à 0,3 pn2 et est constituée d'un transistor et d'une capacité. Ainsi, occupe-t-elle la même surface qui était précédemment juste nécessaire à l'ouverture de contact pour l'interconnexion dans une cellule DRAM d'un million de bits (l Mégabit). La formation d'un transistor, d'une capacité, et d'une ouverture de contact pour l'interconnexion, tous ensemble sur une telle petite surface pour y constituer une cellule unitaire, est
pratiquement impossible.
Jusqu'ici dans la plupart des cellules de mémoire incorporées en plaquettes, un transistor, une capacité et une ouverture de contact sont formés latéralement sur un dépôt en couche planaire, et par là, la surface totale intervient comme un élément pour la
détermination de la surface de la cellule de mémoire.
Par conséquent, comme un transistor, une capacité, et une ouverture de contact pour la connexion des régions de la source et du drain sont formés sur une surface inférieure à 0,3 pm2 pour y constituer une cellule de mémoire d'un Gigabit, pour triompher des limitations de surface, on a besoin d'une structure de cellule en trois dimensions et on doit changer la structure de la cellule d'un dépôt latéral en une structure de dépôt verticale. Egalement, il est nécessaire d'utiliser une surface active efficace en maximisant la surface active par la réduction des distances entre les régions isolantes, et en formant l'ouverture de contact sans
perte de surface active supplémentaire.
K. Sunouchi et al. suggèrent une cellule SGT dans laquelle tous les dispositifs pour la cellule de mémoire unitaire sont formés sur une colonne de silicium avec pour isolant un fossé en forme de matrice (Voir IEDM '89, "A Surrounding Gate Transistor (SGT) cell for 64/256 Mbit DRAMs") Cependant, la cellule SGT a les problèmes suivants. Premièrement, le processus de formation de la
colonne de silicium et d'une capacité est complexe.
Deuxièmement, les caractéristiques d'isolation sont faibles. Troisièmement, il existe une grande possibilité d'apparition de court-circuit entre une borne de plaque de capacité et une électrode de porte au cours du processus de formation de l'électrode de porte. En conséquence, c'est un des objectifs de la
présente invention que de fournir un dispositif semi-
conducteur hautement intégré qui soit capable d'apporter une solution aux problèmes du procédé
classique décrit ci-dessus.
C'est un autre objectif de la présente invention que de fournir un procédé de fabrication d'un dispositif semi-conducteur hautement intégré spécialement approprié à la fabrication du dispositif
semi-conducteur ci-dessus.
Pour réaliser l'objectif ci-dessus, il est fourni ici un dispositif semiconducteur comprenant: un substrat semi-conducteur; une région d'isolation en fossé formée afin de
délimiter une région active dans le substrat semi-
conducteur;
une liane de bit formée sur le substrat semi-
conducteur dans lequel la région d'isolation en fossé est formée; une colonne de silicium formée sur la ligne de bit, et comportant une région servant de drain, une région servant de canal, et une région servant de source d'un transistor qui sont formées séquentiellement à partir d'une partie inférieure de la colonne de silicium vers une partie supérieure de celle-ci; un film d'isolation de porte et une ligne de porte formés séquentiellement du telle façon qu'ils entourent la colonne de silicium; une couche d'aplanissement formée entre les lignes de porte adjacentes; une couche isolante formée sur les lignes de porte, ayant une ouverture de contact pour mettre à nu la région source du transistor; et un point mémoire de capacité formé sur la couche d'isolation, celui-ci étant connecté à la région source
du transistor au travers de l'ouverture de contact.
Pour réaliser l'autre objectif, il est fourni ici
un procédé de fabrication d'un dispositif semi-
conducteur hautement intégré comprenant les étapes de: formation d'une région d'isolation en fossé afin
de délimiter une région active dans un substrat semi-
conducteur d'un premier type de conductivité;
formation d'une ligne de bit sur le substrat semi-
conducteur dans lequel la région d'isolation en fossé est formée; formation d'une colonne de film d'isolation, composée d'une première couche d'isolation et d'une seconde couche d'isolation empilée sur la première couche d'isolation, seulement sur la région d'isolation en fossé; formation d'une colonne de silicium dans laquelle une région servant de drain, une région servant de canal, et une région servant de source d'un transistor sont formées séquentiellement à partir d'une partie inférieure de la colonne de silicium vers une partie supérieure de celle-ci, sur le substrat semi-conducteur mis à nu par la colonne de film d'isolation; enlèvement du second film d'isolation; formation séquentielle d'un film d'isolation de porte et d'une ligne de porte du telle façon qu'ils entourent la colonne de silicium; dépôt d'une matière isolante sur la structure résultante dans laquelle la ligne de porte est formée, et retravail par gravure de la matière isolante pour former par ce moyen une couche d'aplanissement; formation d'une couche d'isolation sur la structure résultante dans laquelle la couche d'aplanissement est formée; gravure partielle de la couche d'isolation pour former par ce moyen une ouverture de contact pour mettre à nu la région source dans la colonne de silicium; et formation d'un point mémoire d'une capacité, celui-ci étant connecté à la région source au travers de l'ouverture de contact, sur la structure résultante
dans laquelle l'ouverture de contact est formée.
Selon la présente invention, on utilise une structure de ligne de bit enterrée et une structure de porte verticale entourant une colonne de silicium, et ainsi, on peut utiliser la surface active efficace maximale. Les objectifs ci-dessus et les avantages de la présente invention deviendront plus apparents par la
description détaillée de son mode de réalisation
préféré, en se référant aux dessins annexés, dans lesquels: les figures 1A à 10 représentent un procédé de fabrication d'un dispositif semiconducteur selon un premier mode de réalisation de la présente invention; les figures 11 à 17 représentent un procédé de fabrication d'un dispositif semi-conducteur selon un second mode de réalisation de la présente invention; et les figures 18 à 26 représentent un procédé de fabrication d'un dispositif semi-conducteur selon un
troisième mode de réalisation de la présente invention.
La présente invention va être expliquée plus en
détail en faisant référence aux dessins annexés.
Les figures 1A à 1C, parmi lesquelles les figures lB et 1C sont des vues en coupe transversale prises respectivement le long des lignes AA' et BB' de la figure 1A, montrent les étapes de formation d'une région d'isolation en fossé 12. Un nitrure est déposé sur un substrat semi- conducteur 10 d'un premier type de conductivité, par exemple du type P-, et par un traitement lithographique, on trace sur lui un motif, pour former par ce moyen un motif de nitrure 11 sur la région o une région active du substrat semi-conducteur sera formée. Alors, après gravure du substrat 10 à une profondeur prédéterminée en utilisant le motif de nitrure 11 comme masque de gravure pour former par ce moyen un fossé (non représenté), des ions d'impureté du type P+ sont implantés afin de renforcer les caractéristiques électriques entre les dispositifs, en formant par ce moyen une couche d'impureté P+ 14 sous la région du fond du fossé. On dépose alors une matière isolante, par exemple un oxyde, sur la totalité de la surface du substrat 10 dans lequel le fossé est formé et on la retravaille par gravure, de telle façon que l'intérieur du fossé soit rempli de matière isolante, en formant par ce moyen la région d'isolation en fossé 12. Les figures 2A à 2C, parmi lesquelles les figures 2B et 2C sont des vues en coupe transversale prises respectivement le long des lignes AA' et BB' de la figure 2A, montrent les étapes de formation d'une ligne de bit 18. Après enlèvement du motif de nitrure 11 sur la région active, des ions d'impureté d'un second type de conductivité, par exemple du type N+, sont implantés
sur la totalité de la surface du substrat semi-
conducteur 10, pour former par ce moyen une région d'impureté N+ 16 à la surface du substrat 10. La région d'impureté N+ 16 est disposée ici pour diminuer la résistance de contact entre une ligne de bit et une région drain d'un transistor, qui sera formée dans un processus ultérieur. Après cela, une matière conductrice, par exemple un poly-silicium dopé par impureté, est déposée sur le substrat 10 dans lequel la région d'impureté N+ 16 est formée et il y est tracé un motif par traitement lithographique, pour y former par
ce moyen la ligne de bit 18.
Les figures 3A et 3B, qui sont des vues en coupe transversale prises respectivement le long des lignes AA' et BB' de la figure 2A, montrent les
étapes de formation d'une colonne de film isolant (I).
Par exemple, on dépose séquentiellement un nitrure et un oxyde sur la totalité de la surface de la structure résultante dans laquelle la ligne de bit 18 est formée, pour former par ce moyen un premier film isolant 20 et un second film isolant 22. Alors, on trace par traitement lithographique un motif sur le second film isolant 22 et le premier film isolant 20, pour former par ce moyen la colonne de film
isolant (I).
Les figures 4A à 4D, parmi lesquelles les figures 4B et 4C sont des vues en coupe transversale prises respectivement le long des lignes AA' et BB' de la figure 4A, et la figure 4D est une vue en perspective prise le long de la ligne BB', montrent les étapes de formation d'une région servant de drain 23, d'une région servant de canal 24, et d'une région servant de source 25 d'un transistor. En utilisant le substrat semi- conducteur mis à nu par la colonne de film isolant (I) comme germe, on fait venir une première couche semi-conductrice épitaxiale du type N- 23. On fait alors venir séquentiellement sur la première couche semi- conductrice épitaxiale du type N- 23 une seconde couche semi- conductrice épitaxiale du type P24 et une
troisième couche semi-conductrice épitaxiale du type N-
, pour former par ce moyen une colonne de silicium.
La première couche semi-conductrice épitaxiale du type N- 23 est utilisée comme drain du transistor nMOS, et la seconde couche semi- conductrice du type P- 24 et la
troisième couche semi-conductrice épitaxiale du type N-
sont utilisées respectivement comme canal et source
du transistor nMOS. Alors, la première couche semi-
conductrice épitaxiale du type N- 23 servant de région
drain est connectée à la ligne de bit 18.
En utilisant le substrat mis à nu par la colonne de couches isolantes (I) comme germe, on peut faire venir jusqu'au niveau de la partie supérieure de la
colonne de couches isolantes (I) une couche semi-
conductrice épitaxiale du type P- qui sera utilisée comme canal du transistor nMOS. Après cela, on implante
des ions d'impureté du type N- par deux fois, c'est-à-
dire respectivement à haute énergie et à faible énergie, pour former par ce moyen respectivement la région drain 23 et la région source 25 à la partie
inférieure et à la partie supérieure de la couche semi-
conductrice épitaxiale du type P-.
Après cela, on enlève le second film isolant 22 constitutif de la colonne de film isolant CI), et la
structure résultante est représentée à la figure 4D.
Les figures 5A à 5C, parmi lesquelles les figures B et 5C sont des vues en coupe transversale prises respectivement le long des lignes AA' et BB' de la figure 5A, montrent les étapes de formation d'un film isolant de porte 26 et d'une ligne de porte 28. On conduit sur la structure résultante dans laquelle la colonne de silicium utilisée comme drain 23, canal 24, et source 25 du transistor est formée, un processus d'oxydation thermique, pour former par ce moyen un film isolant de porte 26 à la surface de la colonne de silicium. Alors, après dépôt d'une couche conductrice, par exemple un poly-silicium dopé par impureté, sur la structure résultante dans laquelle le film isolant de porte 26 est formé, on trace par traitement lithographique un motif sur la couche conductrice, pour former par ce moyen une ligne de porte 28 entourant la colonne de silicium. A ce moment-là, la ligne de bit 18 sur la région d'isolation en fossé 12 et la ligne de porte 28 sont mutuellement isolées par le premier film
isolant 20.
Les figures 6A et 6B montrent les étapes de formation d'une couche d'aplanissement 30. Après dépôt d'une matière isolante sur la structure résultante dans laquelle la ligne de porte 28 est formée, on retravaille par gravure la couche de matière isolante jusqu'à ce que la surface au sommet de la ligne de porte 28 soit mise à nu, pour former par ce moyen une couche d'aplanissement 30 pour contrôler une différence
de niveau due à la colonne de silicium.
Les figures 7A et 7B montrent les étapes de formation d'une ouverture de contact et d'une première couche conductrice 40. Des matières isolantes, par exemple un oxyde à haute température (HTO) et un nitrure, sont déposées séquentiellement sur la structure résultante dans laquelle la couche d'aplanissement 30 est formée, pour former par ce moyen une première couche isolante 32 et une deuxième couche isolante 34. A ce moment-là, une troisième couche isolante, composée par exemple d'un oxyde à haute température, peut être formée par dessus la seconde couche isolante 34. Après cela, la seconde couche isolante 34, la première couche isolante 32, la ligne de porte 28, et le film isolant de porte 26 qui sont empilés sur la région source 25 du transistor, sont gravés par traitement lithographique, pour former par ce moyen une ouverture de contact (non représentée) en mettant à nu la région source 25. Alors, on dépose une matière isolante, par exemple un oxyde à haute température, sur la structure résultante dans laquelle l'ouverture de contact est formée, et on la grave pour former par ce moyen une partie intermédiaire isolante 36 sur le côté de l'ouverture de contact. Ici, la partie intermédiaire isolante 36 est disposée pour empêcher l'apparition d'un court-circuit entre la ligne de porte 28 et un point mémoire de capacité qui sera formé lors d'un processus ultérieur. Après cela, on implante des ions d'impureté du type N+ sur la structure résultante dans laquelle se trouve la partie intermédiaire isolante 36, pour former par ce moyen une couche du type N+ 38 à usage de fiche de contact sur la surface supérieure de la région source 25. La couche du type N+ 38 à usage de fiche de contact est disposée ici pour diminuer la résistance de contact entre la région source 25 et un point mémoire qui sera formé dans un processus ultérieur. Alors, on dépose une couche conductrice, par exemple un poly- silicium dopé par impureté, sur la structure résultante dans laquelle la couche du type N+ à usage de fiche de contact 38 est formée, pour former par ce moyen une première couche
conductrice 40.
Les figures 8A et 8B, parmi lesquelles la figure 8A est une vue en plan du tracé du schéma de la matière de la figure 8B, montrent les étapes de formation du tracé du schéma de la matière 42 et d'une seconde couche conductrice 44. On dépose une matière, par exemple un oxyde à haute température, ayant par rapport à n'importe quel procédé de gravure anisotrope un taux de gravure différent de celui de la matière constituant la première couche conductrice 40, pour former une couche de matière (non représentée) sur la structure résultante dans laquelle se trouve la première couche conductrice 40. Alors, par traitement lithographique un schéma est tracé sur la couche de matière, pour former par ce moyen le schéma de la matière 42. Après cela, on dépose une matière conductrice, ayant un taux de gravure différent de celui de la matière constitutive du schéma de la matière 42 et ayant un taux de gravure identique ou similaire à celui de la matière constituant la première couche conductrice 40, par exemple un poly- silicium dopé par impureté, sur la structure résultante dans laquelle le schéma de la matière 42 est formé, pour former par ce moyen une
seconde couche conductrice 44.
Les figures 9 et 10 montrent les étapes de formation d'un point mémoire 46 d'une capacité. En il utilisant le schéma de la matière 42 comme masque de gravure les première et seconde couches conductrices 40 et 44 sont retravaillées par gravure, pour former par ce moyen un double point mémoire cylindrique 46 connecté à la région source 25 du transistor. On enlève
alors le schéma de la matière 42.
Les figures 11 à 17 sont des vues en plan et des vues en coupe transversale pour la représentation d'un procédé de fabrication d'un dispositif semi-conducteur selon un deuxième mode de réalisation de la présente invention. La figure 11 montre les étapes de formation d'une couche semi-conductrice épitaxiale du type N+ 52a, et d'une première et d'une seconde couches de matière 54 et 56. En utilisant le substrat comme germe, on fait venir une couche semi-conductrice épitaxiale du type N+ 52a sur un substrat semi-conducteur du type P- 50. Il est manifeste ici que la couche semi-conductrice épitaxiale du type N+ 52a peut être formée par un procédé d'implantation d'ions. Alors, par exemple, on dépose séquentiellement un oxyde et un nitrure sur la structure résultante dans laquelle se trouve la couche semi-conductrice épitaxiale du type N+ 52a, pour former par ce moyen une première couche de matière 54 et une seconde couche de matière 56. A ce moment-là, la seconde couche de matière 56 peut être formée suffisamment haute pour qu'elle atteigne la hauteur o
le transistor sera formé.
Les figures 12A et 12B montrent l'étape de formation d'une ligne de bit 52 et d'une couche d'isolation en fossé 60, et la figure 12B est une vue en coupe transversale prise le long de la ligne AA' de la figure 12A. Après gravure de la partie des première et seconde couches de matière 56 et 54 o une couche d'isolation sera formée par traitement lithographique, on grave la couche semi-conductrice épitaxiale du type N+ 52a en utilisant ce qui reste des première et seconde couches de matière 56 et 54 comme masque de gravure. Ensuite, on grave le substrat 50 à une profondeur prédéterminée, en formant par ce moyen un fossé (non représenté). A ce moment-là, par le procédé de gravure mentionné ci- dessus on trace sur la couche semi-conductrice épitaxiale du type N+ 52a un schéma pour former par ce moyen une ligne de bit 52, et en même temps, un fossé qui sera utilisé comme région d'isolation est formé. Par conséquent, une région active et une ligne de bit enterrée 52 sont formées dans la même procédure. Les régions actives dans la direction de la ligne de bit (direction BB' de la figure 12A) sont connectées en dehors des régions d'isolation. Après cela, pour renforcer l'isolation électrique entre les dispositifs, on implante des ions d'impureté du type P+ 57 sur la structure résultante dans laquelle la ligne de bit 52 et le fossé sont formés, pour former par ce moyen une couche d'impureté P+ 58 sous la région du fond du fossé. Alors, on dépose une matière isolante, par exemple un oxyde, sur la totalité de la surface du substrat 50, et on la retravaille par gravure, de façon à remplir l'intérieur du fossé avec la matière isolante, en formant par ce moyen une région d'isolation en fossé 60. A ce moment-là, la couche de matière isolante remplissant la région d'isolation en fossé 60 est quelque peu rehaussée à cause de la seconde couche de matière 56 elle- même suffisamment haute. La figure 13 montre les étapes de formation d'une région servant de drain 62, d'une région servant de canal 64, et d'une région servant de source 66 d'un transistor. Après enlèvement des première et deuxième couches de matière 54 et 56, en utilisant le substrat
comme germe on fait venir une première couche semi-
conductrice épitaxiale du type N- 62 sur le substrat semi-conducteur à l'exception de la région d'isolation en fossé 60. Ensuite, on fait venir séquentiellement sur la première couche semi-conductrice épitaxiale du type N- 62 une seconde couche semi-conductrice
épitaxiale du type P- 64 et une troisième couche semi-
conductrice épitaxiale du type N- 66, pour former par ce moyen une colonne de silicium. La première couche semi-conductrice épitaxiale du type N- 62 est utilisée comme drain du transistor nMOS, et la seconde couche semi-conductrice épitaxiale du type P- 64 et la
troisième couche semi-conductrice épitaxiale du type N-
66 sont respectivement utilisées comme canal et source
du transistor nriMOS. Alors, la première couche semi-
conductrice épitaxiale du type N- 62 servant de région drain est connectée à la couche semi-conductrice
épitaxiale du type N+ servant de ligne de bit 52.
Egalement, en utilisant le substrat à l'exception de la région d'isolation en fossé 60 comme germe, on peut faire venir jusqu'au niveau de la partie supérieure de la région d'isolation en fossé 60 une couche semi-conductrice épitaxiale du type P- qui sera utilisée comme canal du transistor nMOS. Après cela, on implante des ions d'impureté du type Npar deux fois, c'est-à-dire respectivement à haute énergie et à faible énergie, respectivement sur la partie inférieure et la partie supérieure de la couche semi-conductrice épitaxiale du type P- pour former par ce moyen la
région drain 62 et la région source 66.
La figure 14 montre les étapes de formation d'un film d'isolation de porte 68. Pour mettre à nu la colonne de silicium utilisée comme drain 62, canal 64, et source 66 du transistor, on grave la couche de matière isolante se trouvant à l'intérieur de la région d'isolation en fossé 60 jusqu'à hauteur de la région drain 62. Après cela, on conduit sur la structure résultante un traitement d'oxydation thermique, pour former par ce moyen un film d'isolation de porte 68 à
la surface de la colonne de silicium.
Les figures 15A et 15B montrent les étapes de formation d'une ligne de porte 70, la figure 15A est une vue en coupe transversale prise le long de la ligne AA' d'une vue en plan représentée à la figure 15B, et la vue en coupe transversale représentée à la figure B est une vue en coupe transversale prise le long de la ligne BB' de la vue en plan ci- dessus. Après dépôt d'une couche conductrice, par exemple un poly- silicium dopé par impureté, sur la structure résultante dans laquelle le film d'isolation de porte 68 est formé, on grave cette couche conductrice, le film d'isolation de porte 68 et la colonne de silicium par traitement lithographique, pour former par ce moyen la ligne de
porte 70 entourant la colonne de silicium. A ce moment-
là, pour isoler chacun des transistors le long de la direction de la ligne de bit (direction BB'), le processus ci-dessus de gravure pour la formation de la ligne de porte 70 est poursuivi jusqu'à la région drain
62 dans la colonne de silicium.
La figure 16 montre les étapes de formation d'une couche d'aplanissement 72. Après dépôt d'une matière isolante sur la structure résultante dans laquelle la ligne de porte 70 est formée, on retravaille par gravure la couche de matière isolante jusqu'à ce que la surface du sommet de la ligne de porte 70 soit mise à nu, pour former par ce moyen la couche d'aplanissement 72 pour contrôler une différence de niveau due à la colonne de silicium. A ce moment-là, la couche d'aplanissement 72 remplit complètement l'ouverture,
qui a été formée durant le processus de gravure ci-
dessus pour la formation de la ligne de porte.
La figure 17 montre les étapes de formation d'une ouverture de contact et d'une première couche conductrice 82. On dépose séquentiellement des matières isolantes, par exemple un oxyde à haute température et un nitrure, sur la structure résultante dans laquelle la couche d'aplanissement 72 est formée, pour former par ce moyen une première couche isolante 74 et une seconde couche isolante 76. Après cela, on grave par traitement lithographique la seconde couche isolante 76, la première couche isolante 74, la ligne de porte , et le film d'isolation de porte 68 qui sont empilés sur la région source 66 du transistor, pour former par ce moyen une ouverture de contact (non représentée) pour mettre à nu la région source 66. Alors, on dépose une matière isolante, par exemple un oxyde à haute température, sur la structure résultante dans laquelle l'ouverture de contact est formée, et on la grave pour former par ce moyen une partie intermédiaire isolante 78 sur le côté de l'ouverture de contact. Après cela, on implante des ions d'impureté du type N+ sur la structure résultante dans laquelle la partie intermédiaire isolante 78 est formée, pour former par ce moyen une couche du type N+ à usage de fiche de contact 80 sur la surface supérieure de la région source 66. Alors, on dépose une matière conductrice, par exemple un poly-silicium dopé par impureté, sur la structure résultante dans laquelle la couche du type N+ à usage de fiche de contact 80 est formée, pour former par ce moyen une première couche conductrice 82. Après cela, bien que cela ne soit pas représenté ici, un processus de fabrication d'un point mémoire d'une capacité selon le procédé que l'on trouvera décrit en se reportant au premier mode de réalisation est mené à terme. Selon le second mode de réalisation de la présente invention, la couche semi-conductrice épitaxiale qui est à haute concentration de dopage est utilisée simultanément comme région active et comme ligne de bit, et la région d'isolation en fossé et la colonne de silicium peuvent être formées par un seul traitement lithographique, et ainsi, on omet deux traitements lithographiques. (Selon le premier mode de réalisation, après la formation de la région d'isolation en fossé, un traitement lithographique de formation de la colonne du film d'isolation pour la formation de la ligne de bit et de la colonne de silicium est nécessaire.) Les figures 18 à 26 sont des vues en plan et des vues en coupe transversale pour représenter un procédé de fabrication d'un dispositif semi-conducteur selon un
troisième mode réalisation de la présente invention.
La figure 18 montre les étapes de formation d'une couche d'impureté incorporée du type N+ 102. On implante des ions d'une première impureté du type N+ 101 à haute énergie sur la totalité de la surface d'un substrat semi-conducteur du type P- 100, pour former par ce moyen une couche d'impureté incorporée du type N+ 102 à une profondeur prédéterminée du substrat 100.
A ce moment-là, la couche d'impureté incorporée du type N+ 102 peut être formée par un traitement épitaxial, et dans ce cas, la couche d'impureté incorporée 102 est
formée sur le substrat 100.
La figure 19 montre l'étape de formation d'une couche d'impureté en surface du type N+ 104. On implante des ions d'une seconde impureté du type N+ 103 sur la totalité de la surface du substrat 100 dans lequel la couche d'impureté incorporée du type N+ 102 est formée, pour former par ce moyen une couche d'impureté en surface du type N+ 104 à la surface du substrat 100. La couche d'impureté en surface du type N+ 104 est utilisée comme région source d'un transistor rMOS, la couche d'impureté incorporée du type N+ 102 est utilisée comme région drain, et le substrat du type P100 forcément interposé entre elles deux est utilisé
comme région canal.
Ici, au cas o la couche d'impureté incorporée du type N+ 102 serait formée par traitement épitaxial comme cela a été décrit en relation avec la figure 18, on fait venir sur la couche d'impureté incorporée du type N+ 102 une couche semi-conductrice épitaxiale du type P-, et alors, encore par-dessus on fait venir une couche semi-conductrice épitaxiale du type N+, pour former par ce moyen une couche d'impureté en surface du type N+ 104. La couche d'impureté en surface du type N+ 104 peut aussi être formée en déposant sur le substrat
un poly-silicium dopé par impureté du type N+.
Les figures 20A et 20B montrent l'étape de formation d'une couche d'isolation en fossé 116. Sur la structure résultante dans laquelle les régions servant de drain 102, de canal 100, et de source 104 sont formées, on forme séquentiellement en tant que couche masque pour la formation d'une couche d'isolation en
fossé un premier film d'oxyde 106, un film de poly-
silicium 108, un second film d'oxyde 110, et un film de nitrure 112. Après cela, on grave la couche masque par traitement lithographique et le substrat 100 est profondément gravé jusqu'au dessous de la région drain 102 en utilisant le restant de la couche masque comme masque de gravure, pour former par ce moyen un premier fossé (non représenté). Alors, pour renforcer l'isolation électrique entre les dispositifs, on implante des ions d'impureté du type P+ 113 sur la structure résultante dans laquelle le premier fossé a été formé, pour former par ce moyen une couche d'impureté du type P+ 114 sous la région du fond du premier fossé. Après cela, on dépose une matière isolante, par exemple un oxyde, sur la totalité de la surface de la structure résultante, et on la retravaille par gravure pour remplir l'intérieur du premier fossé avec la matière isolante, pour former par ce moyen la région d'isolation en fossé 116. A ce moment-là, la couche de matière isolante est retravaillée par gravure jusqu'au niveau du premier
film d'oxyde 106.
Les figures 21A à 21C montrent les étapes de formation d'une ligne de bit enterrée 122, et les figures 21B et 21C sont des vues en coupe transversale
prises le long des lignes AA' et BB' de la figure 21A.
On grave par traitement lithographique une partie prédéterminée d'une région active délimitée par une région d'isolation en fossé 116, jusqu'au niveau de la région drain 102, pour former par ce moyen un second fossé (non représenté) pour la formation d'une ligne de bit enterrée. A ce moment-là, pendant le déroulement du processus de gravure du second fossé, une sélectivité de gravure du silicium et de l'oxyde remplissant la région d'isolation en fossé 116 peut être maintenue à un taux de 1: 1 pour empêcher que ne survienne dans la ligne de bit enterrée l'apparition d'une partie en escalier. Alors, on implante des ions d'impureté du type N+ 121 sur la totalité de la surface de la structure résultante dans laquelle le second fossé est formé, pour former par ce moyen une couche d'impureté du type N+ (non représentée) sous la région du fond du second fossé. Après cela, on dépose une matière conductrice, par exemple un poly-silicium dopé par impureté, sur la structure résultante dans laquelle le second fossé est formé, et on la retravaille par gravure jusqu'au niveau de la ligne de bit 122. Alors, on dépose un oxyde sur la structure résultante dans laquelle la ligne de bit 122 est formée, et on le retravaille par gravure pour former un premier film d'isolation 124. On dépose un nitrure sur le premier film d'isolation 124 et on le retravaille par gravure pour former un second film d'isolation 126. A ce moment-là, on enlève le film de nitrure 112 utilisé comme couche masque. Après cela, on dépose un oxyde sur la structure résultante et on le retravaille par gravure pour former un troisième film d'isolation 128. A ce moment-là, on enlève le second film d'oxyde 110 utilisé comme couche masque. Ici, la position de la seconde couche isolante 126 composée de nitrure détermine les épaisseurs de la ligne de bit 122 et du premier film isolant 124 au cours d'un processus ultérieur de formation d'une colonne de silicium, et empêche l'apparition d'une suite de portes au cours
d'un processus de gravure de ligne de porte ultérieur.
Les figures 22A et 22B montrent les étapes de formation d'une colonne de silicium, et les figures 22A et 22B sont des vues en coupe transversale prises le long des lignes AA' et BB' de la figure 21A. On grave la couche de matière isolante se trouvant à l'intérieur de la région d'isolation en fossé 116 jusqu'au niveau de la région drain 102, pour former par ce moyen la colonne de silicium composée du drain 102, du canal , et d'une source 104. A ce moment-là, on enlève aussi le second film isolant 128 au cours du processus de gravure ci-dessus, et le film de poly-silicium 108 utilisé comme couche masque pour la formation de la région d'isolation en fossé 116 empêche la gravure de la région du substrat dans laquelle la colonne de
silicium sera formée. Après cela, le film de poly-
silicium 108 et le premier film d'oxyde 106 sont tous
enlevés par un traitement de gravure humide.
Les figures 23A et 23B montrent les étapes de formation d'un film isolant de porte 130 et d'une ligne de porte 132. On conduit un traitement d'oxydation thermique sur la structure résultante dans laquelle la colonne de silicium est formée, pour former par ce moyen un film isolant de porte 130 à la surface de la colonne de silicium. Alors, après dépôt d'une couche conductrice, par exemple un poly-silicium dopé par impureté, sur la structure résultante dans laquelle le film isolant de porte 130 est formé, on grave cette couche conductrice par traitement lithographique, pour former par ce moyen la ligne de porte 132 entourant la
colonne de silicium.
La figure 24 est une vue en perspective montrant la structure résultante dans laquelle la ligne de porte
132 est formée.
La figure 25 montre les étapes de formation d'une couche d'aplanissement 134. Après dépôt d'une matière isolante sur la structure résultante dans laquelle la ligne de porte 132 est formée, on retravaille par gravure cette couche de matière isolante jusqu'à ce que la surface du sommet de la ligne de porte 132 soit mise à nu, pour former par ce moyen une couche d'aplanissement 134 pour contrôler une différence de
niveau due à la colonne de silicium.
La figure 26 montre les étapes de formation d'une ouverture de contact et d'une première couche conductrice 144. On dépose séquentiellement des matières isolantes, par exemple un oxyde à haute température et un nitrure, sur la structure résultante dans laquelle la couche d'aplanissement 134 est formée, pour former par ce moyen une première couche isolante 136 et une deuxième couche isolante 138. Après cela, on grave la seconde couche isolante 138, la première couche isolante 136, la ligne de porte 132, et le film isolant de porte 130 qui sont empilés sur la région source 104 du transistor, pour former une ouverture de contact (non représentée) pour la mise à nu de la région source 104. Alors, on dépose une matière isolante, par exemple un oxyde à haute température, sur la structure résultante dans laquelle l'ouverture de contact est formée, et on la grave pour former par ce moyen une partie intermédiaire isolante 140 sur le côté de l'ouverture de contact. Après cela, on implante des ions d'impureté du type N+ sur la structure résultante dans laquelle se trouve la partie intermédiaire isolante 140, pour former par ce moyen une couche du type N+ à usage de fiche de contact 142 à la surface supérieure de la région source 104. Alors, on dépose une matière conductrice, par exemple un poly-silicium dopé par impureté, sur la structure résultante dans laquelle la couche du type N+ à usage de fiche de contact 142 est formée, pour former par ce moyen une première couche conductrice 144. Après cela, bien que cela ne soit pas représenté ici, un processus de fabrication d'un point mémoire d'une capacité selon le procédé que l'on trouvera décrit en se reportant au
premier mode de réalisation est mené à terme.
Selon le troisième mode de réalisation de la présente invention, la ligne de bit enterrée et la colonne de silicium peuvent être formées sans faire venir de façon sélective une couche semi- conductrice épitaxiale. Egalement, la surface de l'ouverture de contact est réduite du fait que la région de la ligne de bit enterrée se trouve dans une partie centrale de
la colonne de silicium.
Par conséquent, selon la présente invention décrite ci-dessus, une structure de ligne de bit enterrée et une structure de porte verticale entourant une colonne de silicium sont formées, et ainsi, on peut
utiliser la surface active efficace maximale.
Il sera aisément compris, par les personnes expérimentées dans la technique, à partir de la
description faite précédemment d'un mode de réalisation
préféré du dispositif décrit, que des changements et des modifications divers peuvent être apportés à la présente invention sans s'écarter de l'esprit ni de la
portée de l'invention.
Claims (16)
1. Dispositif semi-conducteur comprenant: un substrat semi-conducteur (10); une région d'isolation en fossé (12) formée afin de délimiter une région active dans ledit substrat semi-conducteur (10); une ligne de bit (18) formée sur ledit substrat semi-conducteur (10) dans lequel ladite région d'isolation en fossé (12) est formée; une colonne de silicium formée sur ladite ligne de bit (18), ladite colonne de silicium comportant des régions servant de drain (23), de canal (24), et de source (25) d'un transistor, qui sont formées séquentiellement à partir d'une partie inférieure de ladite colonne de silicium vers une partie supérieure de celle-ci; un film isolant de porte (26) et une ligne de porte (28) formés séquentiellement du telle façon qu'ils entourent ladite colonne de silicium; une couche d'aplanissement (30) formée entre lesdites lignes de porte adjacentes (28); une couche isolante formée sur lesdites lignes de porte (28), ayant une ouverture de contact pour mettre à nu ladite région source (25) du transistor; et un point mémoire (46) d'une capacité formée sur ladite couche isolante, celui-ci étant connecté à ladite région source (25) dudit transistor au travers
de ladite ouverture de contact.
2. Dispositif semi-conducteur selon la revendication 1, dans lequel ladite ligne de bit (18)
est composée d'une couche semi-conductrice épitaxiale.
3. Dispositif semi-conducteur selon la revendication 1, dans lequel ladite ligne de bit (18) est formée par le même schéma que celui de ladite
région active.
4. Dispositif semi-conducteur selon la revendication 1, dans lequel ladite colonne de silicium
est composée d'une couche semi-conductrice épitaxiale.
5. Dispositif semi-conducteur comprenant: un substrat semi-conducteur (100); une pluralité de premières régions d'isolation en fossé (116) formées afin de délimiter une région active dans ledit substrat semiconducteur (100); une colonne de silicium formée entre lesdites premières régions d'isolation en fossé (116), ladite colonne de silicium étant composée d'une source (104), d'un canal (100), et d'un drain (102) d'un transistor, qui sont formés séquentiellement à partir d'une partie de la surface dudit substrat semi-conducteur (100) jusqu'à un certain volume de celui-ci; un second fossé formé jusqu'au niveau de ladite région drain (102) de ladite colonne de silicium du telle façon que soit connecté un côté de ladite colonne de silicium; une ligne de bit (122) formée dans une partie inférieure dudit second fossé; un film isolant (124) formé de façon qu'il remplisse l'intérieur dudit second fossé; un film isolant de porte (130) et une ligne de porte (132) formés séquentiellement du telle façon qu'ils entourent un autre côté de ladite colonne de silicium; une couche d'aplanissement (134) formée entre lesdites lignes de porte adjacentes (132); une couche isolante formée sur lesdites lignes de porte (132), ayant une ouverture de contact pour mettre à nu ladite région source (104) du transistor; et un point mémoire (144) d'une capacité formé sur ladite couche isolante, celui-ci étant connecté à ladite région source (104) dudit transistor au travers
de ladite ouverture de contact.
6. Procédé de fabrication d'un dispositif semi-
conducteur comprenant les étapes de: formation d'une région d'isolation en fossé (12) afin de délimiter une région active dans un substrat semi-conducteur (10) d'un premier type de conductivité; formation d'une ligne de bit (18) sur ledit substrat semi- conducteur (10) dans lequel ladite région d'isolation en fossé (12) est formée; formation d'une colonne de film isolant (I), composée d'une première couche isolante (20) et d'une seconde couche isolante (22) empilée sur ladite première couche isolante (20), seulement sur ladite région d'isolation en fossé (12); formation d'une colonne de silicium dans laquelle des régions, l'une servant de drain (23), l'une servant de canal (24), et l'une servant de source (25) d'un transistor sont formées séquentiellement à partir d'une partie inférieure de ladite colonne de silicium vers une partie supérieure de celle-ci, sur ledit substrat semi-conducteur (10) mis à nu par ladite colonne de film isolant (I); enlèvement dudit second film isolant (22); formation d'un film isolant de porte (26) et d'une ligne de porte (28) séquentiellement du telle façon qu'ils entourent ladite colonne de silicium; dépôt d'une matière isolante sur la structure résultante dans laquelle la ligne de porte (28) est formée, et retravail par gravure de ladite matière isolante pour former par ce moyen une couche d'aplanissement (30); formation d'une couche isolante sur la structure résultante dans laquelle ladite couche d'aplanissement (30) est formée; gravure partielle de ladite couche isolante pour former par ce moyen une ouverture de contact pour mettre à nu ladite région source (25) dans ladite colonne de silicium; et formation d'un point mémoire (46) d'une capacité, celui-ci étant connecté à ladite région source (25) au travers de ladite ouverture de contact, sur la structure résultante dans laquelle ladite ouverture de
contact est formée.
7. Procédé de fabrication d'un dispositif semi-
conducteur selon la revendication 6, dans lequel ladite
ligne de bit (18) est constituée d'une couche de poly-
silicium dopé par impureté.
8. Procédé de fabrication d'un dispositif semi-
conducteur selon la revendication 6, dans lequel ladite étape de formation de ladite colonne de silicium comprend les étapes de: formation d'une première couche semi-conductrice épitaxiale (23) d'un second type de conductivité sur ledit substrat semi-conducteur (10) mis à nu par ladite colonne de film isolant (I), qui est utilisée comme région drain d'un transistor; formation d'une seconde couche semi- conductrice épitaxiale (24) dudit premier type de conductivité sur ladite première couche semi-conductrice épitaxiale (23), qui est utilisée comme région canal du transistor; et formation d'une troisième couche semi-conductrice épitaxiale (25) dudit second type de conductivité sur ladite seconde couche semi-conductrice épitaxiale (24),
qui est utilisée comme région source du transistor.
9. Procédé de fabrication d'un dispositif semi-
conducteur selon la revendication 6, dans lequel ladite étape de formation de ladite colonne de silicium comprend les étapes de: formation d'une couche semi-conductrice épitaxiale dudit premier type de conductivité sur ledit substrat semi-conducteur (10) mis à nu par ladite colonne de film isolant (I); implantation d'ions d'une première impureté d'un second type de conductivité à une première énergie sur la structure résultante dans laquelle ladite couche semi-conductrice épitaxiale est formée, pour former par ce moyen une région drain (23) d'un transistor dans une partie inférieure de ladite couche semi- conductrice épitaxiale; et implantation d'ions d'une seconde impureté d'un second type de conductivité à une seconde énergie qui est plus faible que ladite première énergie sur la structure résultante dans laquelle ladite région drain (23) est formée, pour former par ce moyen une région source (25) du transistor dans une partie supérieure de
ladite couche semi-conductrice épitaxiale.
10. Procédé de fabrication d'un dispositif semi-
conducteur selon la revendication 6, dans lequel ladite étape de formation dudit point mémoire (46) de ladite capacité comprend les étapes de: formation d'une première couche conductrice (40) sur la structure résultante dans laquelle l'ouverture de contact est formée; formation d'un schéma de la matière (42) sur ladite première couche conductrice (40); formation d'une seconde couche conductrice (44) sur la structure résultante dans laquelle ledit schéma de la matière (42) est formé; retravail par gravure desdites seconde et première couches conductrices (44) et (40); et
enlèvement dudit schéma de la matière (42).
11. Procédé de fabrication d'un dispositif semi-
conducteur comprenant les étapes de formation d'une couche conductrice (52a) et d'une couche de matière séquentiellement sur un substrat semiconducteur (50) d'un premier type de conductivité; gravure de ladite couche de matière, de ladite
couche conductrice (52a), et dudit substrat semi-
conducteur (50) pour former simultanément par ce moyen une ligne de bit (52) et un fossé; remplissage de l'intérieur dudit fossé avec une matière isolante, pour former par ce moyen une région d'isolation en fossé (60); enlèvement de ladite couche de matière; formation d'une colonne de silicium dans laquelle des régions, l'une servant de drain (62), l'une servant de canal (64), et l'une servant de source (66) d'un transistor sont séquentiellement formées d'une partie inférieure de ladite colonne de silicium à une partie
supérieure de celle-ci, sur ledit substrat semi-
conducteur (50) à l'exception de ladite région d'isolation en fossé (60); gravure de ladite couche de matière à l'intérieur de ladite région d'isolation en fossé (60) jusqu'au niveau de ladite région drain (62) dans ladite colonne de silicium; formation d'un film isolant de porte (68) et d'une ligne de porte (70) séquentiellement du telle façon qu'ils entourent ladite colonne de silicium; dépôt d'une matière isolante sur la structure résultante dans laquelle ladite ligne de porte (70) est formée, et retravail par gravure de ladite matière isolante pour former par ce moyen une couche d'aplanissement (72); formation d'une couche isolante sur la structure résultante dans laquelle ladite couche d'aplanissement (72) est formée; gravure partielle de ladite couche isolante pour former par ce moyen une ouverture de contact pour mettre à nu ladite région source (66) dans ladite colonne de silicium; et formation d'un point mémoire (82) d'une capacité, celui-ci étant connecté à ladite région source (66) au travers de ladite ouverture de contact, sur la structure résultante dans laquelle ladite ouverture de
contact est formée.
12. Procédé de fabrication d'un dispositif semi-
conducteur selon la revendication 11, dans lequel ladite ligne de bit (52) est formée par un procédé épitaxial.
13. Procédé de fabrication d'un dispositif semi-
conducteur selon la revendication 11, dans lequel ladite étape de formation dudit film isolant de porte (68) et de ladite ligne de porte (70) comprend les étapes de: formation d'un film isolant de porte (68) sur une surface de ladite colonne de silicium; formation d'une couche conductrice sur la structure résultante dans laquelle ledit film isolant de porte (68) est formé; et gravure de ladite couche conductrice, dudit film isolant de porte (68), et de ladite colonne de silicium jusqu'au niveau de la région drain (62), pour former par ce moyen une ligne de porte (70) entourant ladite
colonne de silicium.
14. Procédé de fabrication d'un dispositif semi-
conducteur comprenant les étapes de: formation d'une couche d'impureté incorporée (102)
d'un second type de conductivité dans un substrat semi-
conducteur (100) d'un premier type de conductivité; formation d'une couche d'impureté en surface (104) dudit second type de conductivité dans une surface dudit substrat semi-conducteur (100) dans lequel ladite couche d'impureté incorporée (102) est formée; formation d'une première région d'isolation en fossé (116) afin de délimiter une région active dans ledit substrat semi-conducteur (100) dans lequel ladite couche d'impureté en surface (104) est formée; gravure dudit substrat semi-conducteur (100) de ladite partie de région active jusqu'à la profondeur de ladite couche d'impureté incorporée (102), pour former par ce moyen un second fossé; formation d'une ligne de bit (122) dans une partie inférieure dudit second fossé; remplissage de l'intérieur dudit second fossé dans lequel ladite ligne de bit (122) est formée, avec une matière isolante (124); gravure de ladite première région d'isolation en fossé (116) jusqu'au niveau de ladite couche d'impureté incorporée (102), pour former par ce moyen une colonne de silicium composée de ladite couche d'impureté incorporée (102) dudit second type de conductivité, dudit substrat semi-conducteur (100) dudit premier type de conductivité, et de ladite couche d'impureté en surface (104) dudit second type de conductivité; formation d'un film isolant de porte (130) et d'une ligne de porte (132) séquentiellement du telle façon qu'ils entourent ladite colonne de silicium; dépôt d'une matière isolante sur la structure résultante dans laquelle ladite ligne de porte (132) est formée, et retravail par gravure de ladite matière isolante pour former par ce moyen une couche d'aplanissement (134); formation d'une couche isolante sur la structure résultante dans laquelle ladite couche d'aplanissement (134) est formée; gravure partielle de ladite couche isolante pour former par ce moyen une ouverture de contact pour mettre à nu ladite couche d'impureté en surface (104) dans ladite colonne de silicium; et formation d'un point mémoire (144) d'une capacité, celui-ci étant connecté à ladite couche d'impureté en surface (104) au travers de ladite ouverture de contact, sur la structure résultante dans laquelle
ladite ouverture de contact est formée.
15. Procédé de fabrication d'un dispositif semi-
conducteur selon la revendication 14, dans lequel ladite couche d'impureté incorporée (102) et ladite couche d'impureté en surface (104) dudit second type de
conductivité sont formées par un procédé épitaxial.
16. Procédé de fabrication d'un dispositif semi-
conducteur selon la revendication 14, dans lequel ladite couche d'impureté incorporée (102) dudit second type de conductivité est formée par implantation d'ions d'une première impureté dudit second type de conductivité à une première énergie sur ledit substrat semi- conducteur (100), et ladite couche d'impureté en surface dudit second type de conductivité est formée par implantation d'ions d'une seconde impureté dudit second type de conductivité à une seconde énergie qui est plus faible que ladite première énergie sur ledit
substrat semi-conducteur (100).
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