JPH02159058A - 半導体メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体メモリ、とくに、トレンチ構造のキャパシタを有
する１トランジスタ型のＤＩ？ＡＭセルに関し。

製造工程が比較的簡単であり、かつ、耐ソフトエラー性
が高い人容ＩＤＲＡＭを提供可能とすることを目的とし
。

半導体基板（１）の一表面に所定深さの底面を有する溝
を行列方向に穿つことにより該表面を頭頂部として有す
るようにして該基板に離散的に形成された柱状フィール
ド領域（２０）と、該底面に形成された分離絶縁層（４
０）と１列方向に延伸するようにして該分離絶縁層（４
０）上に配設されたビット線を構成する第１の電極ＩＭ
　（３２）と、該柱状フィールド領域（２０）が有する
側壁部における該底面の近傍部分に該第１の電極層（３
２）に接触するようにして形成されたソース領域（２２
）と該柱状フィールド領域（２０）の頭頂部に形成され
たドレイン領域（２４）とから成る縦型Ｍｉｓ　　ｌ−
ランジスタと、該ソース領域（２２）とドレイン領域（
２４）間における該側壁部に対向して該縦型ＭＩＳ　ト
ランジスタのゲート電極を構成し且つ行方向に延伸する
ように配設されたワード線を構成する第２の電極層（３
１）と、該第２の電極層（３１）と該側壁部および該第
１の電極層（３２）とを絶縁するゲート絶縁膜（４２）
と、該半導体基板（１）表面上に所定厚さを有するよう
に形成され且つ該柱状フィールド領域（２０）の頭頂部
を表出させる開口（５０）が設けられた上部絶縁層（４
６）と、該開口（５０）内に表出する該柱状フィールド
領域（２０）の頭頂部における該ドレイン領域（２４）
に接触するとともに該開口（５０）内における該上部絶
縁層（４６）の表面に形成された第３の電極層（３４）
を一方の電極とするキャパシタとを備えることにより構
成される。

〔産業上の利用分野］ 本発明は半導体メモリに係り、とくに、溝（トレンチ）
型のキャパシタと有する１トランジスタ型のＤＲＡＭ　
（ダイナミックランダムアクセスメモリ）セルに関する
。

〔従来の技術〕

１Ｍビット以上のＤＲＡＭにおいては、メモリセルを構
成するキャパシタの容量を大きくするために第４図に示
すようなトレンチキャパシタ、あるいは、第５図に示す
ようなスタンクトキャパシタを用いた構造が採用されて
いる。

第４図のメモリセルは１例えばＰ型の基板１に設けられ
た溝（トレンチ）内に、キャパシタの一方の電極（キャ
パシタ電極２）と誘電体膜３とキャパシタの他方の電極
（セルプレート）４を形成し、基板ｌの前記溝間の領域
に、ゲート電極５とｎ型のソース領域６およびドレイン
領域７とから成るＭＩＳ型のアクセストランジスタを形
成して構成される。なお、ゲート電極５はワード線を構
成するように２例えば行方向に延伸して形成され。

ソース領域６はビットコンタクトパッド８を介して１例
えば列方向に延伸するビット線９に接続されている。図
において符号ｌＯは層間絶縁層、　１１はメモリセル間
を分離するための分離絶縁層１１である。

キャパシタとアクセストランジスタはキャパシタ電極２
とドレイン領域７が直接接触していることにより接続さ
れている。キャパシタ電極２を基板１と電気的に分離す
るために、ドレイン領域７は一トヤパシタ電橋２を包囲
するように溝の内側面全体に形成されている。溝を深く
することによりキャパシタの容量を大きくすることがで
きるが同時にｐ型基板１！＝ｎ型ドレイン領域７間に形
成される空乏層面積も増大し、α線によるソフトエラー
が生じ易くなる欠点がある。

一方、第５図のメモリセルは１例えばｎ型の基板１上に
、ゲート電極５とｎ型のソース領域６およびトレイン領
域７から成るＭＩＳ型のアクセストランジスタを形成し
、このアクセストランジスタ上およびその周囲の配線領
域上にキャパシタを形成する構造である。すなわち、ド
レイン領域７に接続されたキャパシタ電極２を眉間絶縁
層ＩＯ上に形成し、この上に誘電体膜３を介してセルプ
レート４を形成する。ゲート電極５は３例えば行方向に
延伸してワード線を構成し、一方２列方向に延伸して形
成されたビット線９は、ビットコンタクトバンド８を介
してソース領域６に接続されている。なお、同図におい
て、符号１１は分離絶縁層である。

第５図のスタックドキャパシタ構造においてはアクセス
トランジスタとキャパシタが一部互いに重なり合う構造
となっているため、メモリセル占有面積を縮小する上で
有利であり、また、キャパシタ電極２に接続されている
ドレイン領域７の面積が小さいため、α線によるソフト
エラーを生じる空乏層面積を小さくできる利点を有する
が、キャパシタを構成するために使用できる領域が限ら
れているため、充分なキャパシタ容量を得られない欠点
がある。

〔発明が解決しようとする課題〕

第５図から分かるように、従来のスタックドキャパシタ
構造のメモリセルにおいて、基板ｌとビット綿９間のス
ペースを拡大するとともに層間絶縁層１０の厚さを増大
することによって、ドレイン領域７上における層間絶縁
層１０の開口部内表面の面積を大きクシ、これによりキ
ャパシタ容量を増加させることが可能である。しかしな
がら、この方法は、ビット線９の長さがソース領域６と
の接続部において大きくなり、ビット線の抵抗値が増大
する結果となる。ビットコンタクトパッド８を形成する
開口部の面積を大きくすれば、ビ・ント線抵抗の増大を
抑えることができるが、ビ、ント線の浮遊容量およびメ
モリセルの面積の増大を招くので好ましくない。このこ
とは、とくに１６Ｍビット／チンプ以上のメモリ容量の
半導体メモリにおいてと（に問題となる。

上記の説明から分かるように、スタックドキャパシタを
用いたメモリセルは構造が簡単であり。

かつ、アクセストランジスタ上にキャパシタが形成され
るので、メモリセル領域の縮小にとって有利である。そ
して、ビット線長を増大させることがなければ、スタッ
クドキャパシタにおいても。

キャパシタ容ｉ−を増大することが可能であることが示
唆されている。

本発明は、スタックドキャパシタとトレンチキャパシタ
の双方の長所を生かし、しかもビット線長の増大を伴わ
ないメモリセル構造を実現することにより、製造工程が
比較的簡単であり、かつ。

耐ソフトエラー性が高い大容量ＤＲＡＭを提供する可能
とすることを目的とする。

（課題を解決するための手段〕 上記目的は、半導体基板（１）の一表面に所定深さの底
面を有する溝を行列方向に穿つことにより該表面を頭頂
部として有するようにして該基板に離散的に形成された
柱状フィールド領域（２０）と。

該底面に形成された分離絶縁層（４０）と２列方向に延
伸するようにして該分離絶縁層（４０）上に配設された
ビット線を構成する第１の電極層（３２）と、該柱状フ
ィールド領域（２０）が有する側壁部における該底面の
近傍部分に該第１の電極層（３２）に接触するようにし
て形成されたソース領域（２２）と該柱状フィールド領
域（２０）の頭頂部に形成されたドレイン領域（２４）
とから成る縦型Ｍｉｓ　　ｌ−ランジスタと。

該ソース領域（２２）とドレイン領域（２４）間におけ
る該側壁部に対向して該縦型ＭＩＳ　トランジスタのゲ
ート電極を構成し且つ行方向に延伸するように配設され
たワード線を構成する第２の電極層（３１）と。

該第２の電極層（３１）と該側壁部および該第１の電極
層（３２）とを絶縁するゲート絶縁膜（４２）と、該半
導体基ｔｆｆｌ（１）表面上に所定厚さを有するように
形成され且つ該柱状フィールド領域（２０）の頭頂部を
表出させる開口（５０）が設けられた上部絶縁層（４６
）と、該開口（５０）内に表出する該柱状フィールド領
域（２０）の頭頂部における該トレイン領域（２４）に
接触するとともに該開口（５０）内における該上部絶縁
層（４６）の表面に形成された第３の電極層（３４）を
−方の電極とするキャパシタとを備えたことを特徴とす
る本発明に係る半導体メモリセルによって達成される。

〔作　用〕

半導体基板に行列方向に穿たれた溝によって区画された
柱状フィールド領域の側壁に縦型ＭＩＳ　トランジスタ
を形成し、該溝内にそれぞれ行方向および列方向に延伸
し、かつ、該ＭＩＳ　トランジスタのゲート電極となる
ワード線および該ＭＩＳ　トランジスタのソース領域に
接続されたビット線を形成したのち、該半導体基板上に
厚い絶縁層を堆積し。

この絶縁層に該柱状フィールド領域の頭頂部を表出させ
る開口を設け、該開口内にトレンチキャン５シタを形成
する。

ワード線とビット線は柱状フィールド領域の側面で縦型
ＭＩＳトランジスタと接続されるので、ゲート電極およ
びビット線コンタクト領域に対応する面積を半導体基板
面に見込む必要がな（、また。

前記縦型ＭＩＳ　　Ｉ−ランジスタから成るアクセスト
ランジスタの直上に記憶用のトレンチキャパシタが形成
される。その結果、メモリセル領域を最小限に縮小する
ことができる。α線によるソフトエラーを生じる可能性
のある空乏層は、＠２柱状フィールド領域の頭頂部に形
成されるのみであり、ソフトエラーが低減される。

〔実施例〕

以下本発明の実施例を図面を参照して説明する。

第１図および第２図は本発明の半導体メモリセルの構造
の実施例を示し、第１図（ａ）および（ｂ）はオープン
ビットライン型のメモリにおけるセルの平面配置図およ
び要部断面図、第２図（ａ）および（ｂ）はホールデッ
ドビットライン型のメモリにおけるセルの平面図および
要部断面図である。

第１図（ａ）を参照して、半導体基板ｌの表面には行方
向および１通常９行方向に直交する列方向に所定深さの
溝を穿つことにより、複数の柱状フィールド領域２０が
形成される。同図において＋Ｍ＋およびＭ２は、それぞ
れ１行方向および列方向に延伸する溝の位置と幅を示す
。そして、この溝内に行方向に延伸するワード線（ＷＬ
）３０と３列・方向に延伸するビット線（ＢＬ）３２が
配設されている。ワード綿３０およびビット線３２は柱
状フィールド領域２０の周囲を迂回するように形成され
ており、かつ１図示しない層間絶縁層によって互いに絶
縁されている。

第１図（ｂ）は、第１図（ａ）におけるＡ−Ｂ断面を示
し前記のように、基板１に所定深さの溝が穿たれて柱状
フィールド領域２０が形成されている。同図においては
１行方向に延伸する溝の位置と幅が１１で示されている
。溝の底面には、メモリセル間を分離するための分離絶
縁層４０が形成されている。そして１分離絶縁層４０上
には１列方向に延伸するビット線３２が形成されている
。ビット線３２は柱状フィールド領域２０の側壁に形成
されているソース領域２２と接触している。また、ソー
ス領域２２の上部には１ゲート絶縁膜４２を介して柱状
フィールド９１１域２０の側面に対向するゲート電極３
１が形成されている。ゲート電極３１は列方向に延伸す
る前記ワード線３０の一部であり、ビット線３２との交
差部は。

層間絶縁層４４により絶縁されている。柱状フィールド
領域２０の頭頂部には、ドレイン領域２４が形成されて
おり、後述するキャパシタ電極３４に接触している。

基板１上には、前記溝を埋めるようにして、厚い上部絶
縁層４６が形成されている。すなわら１上部絶縁層４６
は、前記構が形成された基板１表面を平坦化するのに充
分な厚さを有し、柱状フィールド領域２０の頭頂部を表
出させる開口５０が形成されている。そして、各々の開
口５０の内表面には１　ドレイン領域２４に接触するキ
ャパシタ電極３４が離１１Ｊｉ的に形成されており、さ
らに、キャパシタ電極３４上には誘電体膜３６を介して
対向する第２の電極すなわち、セルプレー１−３８が形
成されている。通常、セルプレート３８は、上部絶縁層
４６の表面全体を覆う連続した層として形成される。

上記のようにして、柱状フィールド領域２０の側壁に形
成されたソース領域２２とドレイン領域２４およびこれ
らの間の側壁面に対向するゲート電極３１とから成る縮
型のＭＩＳ　トランジスタの直上に、キャパシタ電極３
４と誘電体膜３６とから成るキャパシタが形成されたメ
モリセルが構成される。したがって、第４図に示した従
来のトレンチキャパシタを有するセル構造および第５図
に示した従来のスタックドキャパシタを有するセル構造
に比べて。

メモリセル領域が縮小される。しかも、ゲート電極３１
およびビット綿３２は溝内において柱状フィールド領域
２０の側面に対向ないし接触する構造であるため、基板
１の表面にこれらが占める面積を必要とせず、セル領域
がより縮小可能となる。

さらに、上部絶縁層４６の厚さを大きくすることにより
、メモリセルの占有面積を増大させることな（、キャパ
シタの容量を実質的に自由に大きな値に設定するができ
、しかも、従来のスタックドキャパシタの構造と異なっ
て、上部絶縁層４６の厚さはビット線３２の長さとは無
関係であるため、キャパシタ容量の増大に伴って、ビッ
ト綿抵抗が増大するおそれはない。また、α線によるソ
フトエラーを生じる可能性のある空乏磨は、前記柱状フ
ィールド領域の頭頂部に形成されるのみであり従来のト
レンチキャパシタの構造に比べて、ソフトエラーが低減
される。

第２図はホールデッドビットライン型のメモリに本発明
を適用した場合の構造を示し、同図（ａ）は平面配置図
、同図（ｂ）は同図（ａ）におけるＥ−ｆ’断面図であ
って、各部分は第１図と同一符号で図示しである。第２
図に示すホ−ルデッドビットライン型の構造は、第１図
のオープンビットライン型の構造における柱状フィール
ド領域２０を、ワード線３０およびビット線３２のそれ
ぞれ１本ごとに削除した構造であり、第１図モ説明した
事項とは本質的な差はないので、詳細は省略する。

第３図は上記本発明のメモリセルを備えた半導体メモリ
を製造する工程の実施例を説明するための要部断面図で
あって、第１図におけるＣ−Ｄ断面に相当する。

第３図（ａ）を参照して１例えばｐ型シリコンから成る
基板ｌ上の表面全体に厚さ約５００人のＳｉ０ｇ膜と、
厚さ０．１〜０．２μｍの５ｉＪ４膜を順次形成して成
る酸化防止膜６１を形成し、この上に１例えばＣＶＤ法
を用いて厚さ０．３〜１μｍのＳｉＯ□膜６２膜形２し
たのち、後述する柱状フィールド領域をマスクするレジ
ストパターン６３を形成する。レジストパターン６３は
１例えばシンプレイ社製のＭＰ１３００を用いる。その
厚さは０．５〜２μｍである。

レジストパターン６３をマスクとして、　ＳｉＯ□膜６
２膜形２酸化防止膜６１を選択的にエツチングしたのち
、第３図（ｂ）に示すように、残留する５ｉＯｚ膜６２
および酸化防止膜６１をマスクとして基板ｌを選択的に
エツチングして９幅Ｍｉ　（Ｍｉは第１図（ａ）におけ
るＭｌ＋　Ｍｚに対応する）、深さＤなる溝６４を形成
する。

溝６４は基板１表面における行方向および列方向に延伸
してそれぞれ複数本ずつ設けられる。溝６４の形成は１
例えば０．２　Ｘ　１０−２〜Ｉ　Ｔｏｒｒの塩素（Ｃ
ｌｚ）ガスをエッチャントとする反応性イオンエツチン
グ（ＲＩＥ）法を用いて行う。上記溝６４を行列方向に
形成した結果、基板１表面には１例えば−辺の長さがＬ
で高さがＤである柱状フィールド領域２０が形成される
。上記Ｍ、、Ｌ、およびＤの値としては１例えば２．０
μｍ１０．５μｍ、１．５〜２．０μｍである。なお、
柱状フィールド領域２０の一辺の長さしは１行方向およ
び列方向において異なっていても差支えない。

次いで、第３図（Ｃ）に示すように、柱状フィールド領
域２０が形成された基板ｌの表面全体に、厚さ約５００
人の５ｉ（ｈ膜と厚さ０．１〜０．２　ｔｔｍの５ｉＪ
４膜とから成る酸化防止膜６５を形成する。この酸化防
止膜６５の形成には１周知のＣＶＯ法を用いればよい。

上記ののち、基板１表面に垂直方向から異方性エツチン
グを行う。この異方性エツチングには。

１０−３〜１０−’ＴｏｒｒのＣＩＩＦ：ｌまたはＣＦ
４をエッチャントとするＲＩＥ法を用いる。その結果、
第３図（ｄ）に示すように、基板１表面上および柱状フ
ィールド領域２０の頭頂部上のの酸化防止膜６５が選択
的に除去され、柱状フィールド領域２０の側壁表面が酸
化防止膜６５で覆われた状態となる。

次いで、基板１を１例えば弗酸（ＩＩＦ）溶液に浸漬し
て、柱状フィールド領域２０の頭頂部に表出したＳｉＯ
２膜６２を、第３図（ｅ）に示すように除去する。そし
て、酸化防止膜６５をマスクとして５表出する基板１表
面を熱酸化する。この熱酸化条件は１例えばウェット酸
素中、　１１００°Ｃで６０分とする。その結果、第３
図（ｆ）に示すように、溝６４の底部に、厚さ０．５〜
１．０μｍのＳｉＯ□から成る分離絶縁層４０が形成さ
れる。こののち、酸化防止膜６５をエツチング除去し、
柱状フィールド領域２０のＰ型シリコンを表出させる。

酸化防止膜６５の除去において１分離絶縁層４０は多少
エツチングされるが、充分な厚さを有するので差支えな
い。

次いで、第３図（濁に示すように、基板１の表面全体に
１例えば砒素（Ａｓ）をドープした厚さ約０．５μｍの
多結晶シリコン層３２′を堆積する。多結晶シリコン層
３２′の形成は周知のＣｖＤ技術を用いて行う。これに
より、柱状フィールド領域２０の側壁表面も多結晶シリ
コン層３２′によって覆われる。

そののち、柱状フィールド領域２０をマスクするレジス
トパターン６６を形成する。レジストパターン６６とし
て１例えば前記ＭＰ１３００を用いる。その厚さは０．
５〜２．０　μｍである。レジストパターン６６には、
溝６４の底部における多結晶シリコン層３２′を表出さ
せる開口６６′が設けられている。開口６６′は基板１
表面上を、前記ビット線３２（第１図参照）が延伸する
方向（列方向）に延伸している。

開口６６′の形成は１例えば基板ｌの表面全体に塗布さ
れたレジストに対し１周知のリングラフ技術を適用すれ
ばよい。

次いで、レジストパターン６６をマスクとし５周知のＲ
ＩＥ法を用いて、開口６６′内に表出する多結晶シリコ
ン層３２′を選択的に除去する。その結果。

多結晶シリコン層３２′は、柱状フィールド領域２０上
を列方向に延伸するストライプ状に分割される。

そして、レジストパターン６６を除去したのち１例えば
周知のＣＶＤ法を用いて、第３回動）に示すように、基
板１の表面全体に厚さ０．３〜０．５μｍのＳｉＯ□か
ら成る層間絶縁層４４を形成する。さらに、基板１の表
面全体に平坦化レジスト層を塗布する。

この平坦化レジスト層としては１例えば前記ＭＰ１３０
０が用いられ、その厚さは１〜２μｍとする。そののら
、酸素（０□）プラズマを用いる周知の平坦化処理を施
す。このようにして、溝６４底部における層間絶縁層４
４上に厚さ１．０〜２．０μｍの平坦化レジスト層６７
を残留させる。

次いで、平坦化レジスト層６７をマスクとして表出する
層間絶縁層４４および多結晶シリコン層３２′を順次選
択的に除去する。層間絶縁層４４の除去は１１Ｆ溶液に
浸漬するエツチングにより、多結晶シリコン層３２′の
除去は水酸化カリウム（ＫＯＩＩ）　ｉ液に浸漬するエ
ツチングにより行う。その結果、多結晶シリコン層３２
′は列方向に延伸するビット線３２（第１図参照）に成
形される。また、柱状フィールド領域２０の側面は、ビ
ット線３２と接触している部分より上部が表出される。

上記ののち、基板ｌを乾燥酸素（０□）中、　１０００
°Ｃで１０分間熱処理し、柱状フィールド領域２０おビ
ット線３２の露出表面を熱酸化して、第３図（ｉ）に示
すように３ゲート絶縁膜４２を形成する。上記熱処理に
おいて、ビット線３２を構成する前記多結晶シリコン層
３２′にド−プされている砒素が柱状フィールド領域２
０に拡散し。

ｎ型のソース領域２２が形成される。

次いで５周知のＣＶＯ技術を用いて、第３図（ｊ）に示
すように１例えば砒素（Ａｓ）をドープした厚さ約０．
５μｍの多結晶シリコン層３０′を基板１の表面全体に
堆積したのち、柱状フィールド領域２０をマスクするレ
ジストパターン６８を形成する。多結晶シリコン層３０
′の形成は周知のＣｖ口技術を用いて行う。これにより
、柱状フに一ルド領域２０の側壁表面も多結晶シリコン
層３３′によって覆われる。

レジストパターン６８は１例えば前記ＭＰ１３００を用
いる。その厚さは１〜２μｍである。レジストパターン
６８には、前記ワード線３０（第１図参照）の延伸方向
（行方向）に延伸する図示しない溝の底部における多結
晶シリコン層３０′を表出させる開口（図示省略）が設
けられている。この開口の形成は１例えば基板ｌの表面
全体に塗布されたレジストに対し１周知のリソグラフ技
術を適用して行えばよい。

次いで、レジストパターン６８をマスクとし１周知のＲ
ＹＥ法を用いて、前記開口内に表出する多結晶シリコン
層３０′を選択的に除去する。その結果。

多結晶シリコン層３０′は行方向に延伸するストライブ
状に分割される。そして、レジストパターン６８を除去
したのち、基板ｌの表面全体に平坦化レジスト層を塗布
する。この平坦化レジスト層としては１例えば前記ＭＰ
１３００が用いられ、その厚さは１〜２μｍとする。そ
ののち、酸素（０□）プラズマを用いる周知の平坦化処
理を施し、第３図（ｋ）に示すように、溝６４の底部に
おける多結晶シリコン層３０′上に厚さ１〜２μｍの平
坦化レジスト層６９を残留させる。そののち、平坦化レ
ジスト層６９から表出する多結晶シリコン層３０′を９
例えばＲｏｌｌ　溶液によるウェットエツチング法を用
いて選択的に除去する。その結果、多結晶シリコン層３
０′は行方向に延伸するワード線３０　（第１図参照）
に成形される。このワード線３０は、ゲート絶縁膜４２
を介して柱状フィールド領域２０の側壁表面に対向する
ゲート電極３１（第１図参照）を構成している。

上記に引続いて、基板１の表面に１例えば砒素（Ａｓ）
をイオン注入したのち、不活性雰囲気中１８５０°Ｃで
３０分間熱処理することにより、第３図（１）に示すよ
うに、柱状フィールド領域２０の頭頂部にｎ型のドレイ
ン領域２４が形成される。次いで、基板１の表面全体に
９例えば周知のＣＶＤ法を用いてＳｉＯ□から成る厚さ
０．３〜０．５　μｍの絶縁層７０を形成しさらに、こ
の上に３例えばスピンオングラス（Ｓ。

Ｇ）または日立化成製ＰＩ口から成る厚さ１・〜５μｍ
の上部絶縁層４６を形成する。

次いで１周知のリングラフ技術を用いて、柱状フィール
ド領域２０の頭頂部が表出する開口を上部絶縁層４６に
設ける。そして、第３図（へ））に示すように３例えば
砒素（Ａｓ）をドープした多結晶シリコン層３４′を周
知のＣＶＤ法を用いて基板ｌの表面全体に形成する。多
結晶シリコン層３４′は柱状フィールド領域２０の頭頂
部に形成されているドレイン領域２４と接触している。

そののち、レジスト層７１（例えば前記ＭＰ１３００か
ら成る）を塗布し、このレジスト層７１に対し、前記と
同様に酸素（０□）プラズマによるアッシング法を用い
る平坦処理を施し。

上記開口周辺における多結晶シリコン層３４′を表出さ
せる。

次いで１周知の適当なエツチング方法を用いて。

上部絶縁層４６から表出している多結晶シリコン層３４
′を選択的に除去し、さらに、レジスト層７１を除去す
る。その結果、第３図（ｎ）に示すように、多結晶シリ
コン層３４′は、上部絶縁層４６の開口内ごとに分離さ
れたキャパシタ電極３４となる。そののち、基板１の表
面全体に１例えば５ｉＪ４またはＳｉＯ□から成る厚さ
５００人の誘電体膜３６および多結晶シリコンから成る
１７さ０．５　μｍ程度のセルプレート３８を形成する
。Ｓｉ３Ｎｍ誘電体膜３６および多結晶シリコンセルプ
レート３８の形成は、それぞれ周知のＣＶＤ法を用いて
行えばよい。

上記のようにして、第１図に示す本発明の半導体メモリ
が完成される。

〔発明の効果］ 本発明によれば、半導体基板に行列方向に溝を穿つこと
により画定される柱状フィールド領域の側壁に形成され
た継型ＭＩＳ　トランジスタから成るアクセストランジ
スタと、この半導体基板上に積層した上部絶縁層におけ
る上記アクセストランジスタ直上の部分に設けた開口内
に形成されたトレンチキャパシタとからメモリセルが構
成され、ワード線とビット線は前記柱状フィールド領域
において交差する構造を有するため、従来のトレンチキ
ャパシタ型のメモリセルあるいはスタックドキャパシタ
型のメモリセルに比゛べ、メモリセルの占有面積が低減
され、数十メガビット級の大容量のＤＲＡＭに適したメ
モリセル構造を提供することができる。しかも１本発明
によるメモリセル構造は従来のスタックドキャパシタ構
造におけるようなキャパシタの容量の増大に伴うビット
線長の増大がなく、かつ、従来のトレンチキャパシタ構
造に比べて製造工程が簡単であり、かつ、耐ソフトエラ
ー性が高い特徴を有する。

【図面の簡単な説明】

第１図（ａ）および（ｂ）は１本発明を適用したオープ
ンビットライン型メモリセルの平面配置図および要部断
面図。 第２図（ａ）および（ｂ）は５本発明を適用したホール
プントビットライン型メモリセルの平面配置図および要
部断面図。 第３図は本発明の半導体メモリの製造工程を説明するた
めの要部断面図。 第４図は従来のトレンチキャパシタを用いたメモリセル
の要部断面図。 第５図は従来のスタックドキャパシタを用いたメモリセ
ルの要部断面図 である。 図において。 １は基板、２と３４はキャパシタ電極。 ３と３６は誘電体膜、４と３８はセルプレート。 ５と３１はゲート電極、６と２２はソース領域７と２４
はドレイン領域、８はビットコンタクトパッド１９はビ
ット線、１０と４４は層間絶縁層。 １１と４０は分離絶縁層、２０は柱状フィールド領域。 ３０はワード線、３０′　と３２′　と３４′　は多結
晶シリコン層、３２はビット線、４２はゲート絶縁膜。 ４６は上部絶縁層、５０と６６′は開口。 ６１と６５は酸化防止膜、６２は５ｉｎ２膜。 ６３と６６と６８はレジストパターン、６４は溝。 ６７と６９と７１は平坦化レジスト層、７０は絶縁層で
ある。 ＜ａ）平面配置（２） （ｂ）寝舒喧■記 Ａトｔｅｓ乞適用し丁；ホーｌレテ′°・ｌトビ°７ト
ライン翌メ七す−ビＩレメ　　　２　　　口 ＜ａ＞平面配置図 （ｂ）娑舒ｈ１す′Ｉ！］回 本侘１月上適用しｔオープンビットライン型−メモ’Ｊ
でル１　　　ｆ　　　　圓 −１−ｅ８月の半却矛トメ七りのｔ５霞工」１１３図（
！のｌ） 本発明０半導＃／モリの殻造工程 ７３　図（！の２） 第 肥 （イのり オづ１８月の半４１イ圭メモリのヤ５青ｆニー＋Ｌ輩３
　口　（ｙｒｆ）３） ＋梢ａＦ４ｎ半樽イトメそりの製造工程１　ｊ　図　（
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Claims (1)

1. 【特許請求の範囲】 半導体基板（１）の一表面に所定深さの底面を有する溝
   を行列方向に穿つことにより該表面を頭頂部として有す
   るようにして該基板に離散的に形成された柱状フィール
   ド領域（２０）と、 該底面に形成された分離絶縁層（４０）と、列方向に延
   伸するようにして該分離絶縁層（４０）上に配設された
   ビット線を構成する第１の電極層（３２）と、 該柱状フィールド領域（２０）が有する側壁部における
   該底面の近傍部分に該第１の電極層（３２）に接触する
   ようにして形成されたソース領域（２２）と該柱状フィ
   ールド領域（２０）の頭頂部に形成されたドレイン領域
   （２４）とから成る縦型ＭＩＳトランジスタと、 該ソース領域（２２）とドレイン領域（２４）間におけ
   る該側壁部に対向して該縦型ＭＩＳトランジスタのゲー
   ト電極を構成し且つ行方向に延伸するように配設された
   ワード線を構成する第２の電極層（３１）と、 該第２の電極層（３１）と該側壁部および該第１の電極
   層（３２）とを絶縁するゲート絶縁膜（４２）と、該半
   導体基板（１）表面上に所定厚さを有するように形成さ
   れ且つ該柱状フィールド領域（２０）の頭頂部を表出さ
   せる開口（５０）が設けられた上部絶縁層（４６）と、 該開口（５０）内に表出する該柱状フィールド領域（２
   ０）の頭頂部における該ドレイン領域（２４）に接触す
   るとともに該開口（５０）内における該上部絶縁層（４
   ６）の表面に形成された第３の電極層（３４）を一方の
   電極とするキャパシタ とを備えたことを特徴とする半導体メモリセル。