JP2875588B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は半導体装置の製造方法に係り、詳しくは、
半導体ダイナミック・ランダム・アクセス・メモリ（DR
AM）におけるキャパシタの製造方法に関するものであ
る。
半導体ダイナミック・ランダム・アクセス・メモリ（DR
AM）におけるキャパシタの製造方法に関するものであ
る。
（従来の技術） DRAMの高密度化を図るために、単位セル面積当りの情
報蓄積用キャパシタ容量を増加させる試みが従来、多々
行われている。例えば文献「イクステンデット・アブス
トラクツ・オブ・ザ・20ス・コンファレンス・オン・ソ
リッド・ステイツ・デバイシス・アンド・マテリアル
ズ，トーキョー（Extended Absracts of the 20th Conf
erence on Solid State Devices and Materials,Toky
o）,1988,PP.581−584」に開示され、第４図に示すよう
に、キャパシタの電荷蓄積電極を、第１と第２のポリシ
リコン1,2を用いて２層に積み重ねて形成して、電荷蓄
積電極の表面積を増大させることにより、キャパシタ容
量の増大を図っている。
報蓄積用キャパシタ容量を増加させる試みが従来、多々
行われている。例えば文献「イクステンデット・アブス
トラクツ・オブ・ザ・20ス・コンファレンス・オン・ソ
リッド・ステイツ・デバイシス・アンド・マテリアル
ズ，トーキョー（Extended Absracts of the 20th Conf
erence on Solid State Devices and Materials,Toky
o）,1988,PP.581−584」に開示され、第４図に示すよう
に、キャパシタの電荷蓄積電極を、第１と第２のポリシ
リコン1,2を用いて２層に積み重ねて形成して、電荷蓄
積電極の表面積を増大させることにより、キャパシタ容
量の増大を図っている。
（発明が解決しようとする課題） しかるに、上記の方法では、ある程度のキャパシタ容
量の増大は期待できるものの、デバイスの縮小化が進
み、平面的に縮小化されると、やはり容量が充分なもの
とならず、技術的に満足できるものではなかった。ま
た、上記電荷蓄積電極は実際は複数個隣接して形成され
るわけであるが、デバイスの縮小化が進んで、隣接電荷
蓄積電極間（隣接キャパシタ間）の距離が小さくなった
場合には、ホトリソグラフィの時点で、隣接電荷蓄積電
極間の段差部分においてホトレジストのブリッジが発生
するので、ポリシリコンの第４図のような完全なパター
ニングが困難となり、ポリシリコン残渣で電荷蓄積電極
間がショートする問題があった。
量の増大は期待できるものの、デバイスの縮小化が進
み、平面的に縮小化されると、やはり容量が充分なもの
とならず、技術的に満足できるものではなかった。ま
た、上記電荷蓄積電極は実際は複数個隣接して形成され
るわけであるが、デバイスの縮小化が進んで、隣接電荷
蓄積電極間（隣接キャパシタ間）の距離が小さくなった
場合には、ホトリソグラフィの時点で、隣接電荷蓄積電
極間の段差部分においてホトレジストのブリッジが発生
するので、ポリシリコンの第４図のような完全なパター
ニングが困難となり、ポリシリコン残渣で電荷蓄積電極
間がショートする問題があった。
この電極間ショートは、文献「IEDM89P31〜P33」に開
示され、第５図に示すように、すぐ横に隣接する電荷蓄
積電極11bを別の層で形成すれば、事実上電極間間隔
（同一平面上の電極間間隔）が拡大するので、解消する
ことができる。
示され、第５図に示すように、すぐ横に隣接する電荷蓄
積電極11bを別の層で形成すれば、事実上電極間間隔
（同一平面上の電極間間隔）が拡大するので、解消する
ことができる。
しかるに、上記文献に開示される方法では、前記第５
図に示すように、電荷蓄積電極11a,11bを基板12のトラ
ンジスタに隣接する部分13を比較的大きなコンタクトホ
ール（電荷蓄積電極の厚さの２倍を越える径のコンタク
トホール）で形成しているので、この接続部において電
荷蓄積電極11a,11bの表面に凹部14いわゆる“巣”が発
生し、電荷蓄積電極11a,11bの表面にキャパシタ絶縁膜
を形成した際に、その凹部14部分でキャパシタ絶縁膜の
膜厚均一性が損なわれるから、信頼性の高いキャパシタ
を製造することができなかった。また、平面部分だけで
電荷蓄積電極電極面積を確保しているので、デバイスの
縮小化に伴い、第４図の構造以上に容量不足が懸念され
る。
図に示すように、電荷蓄積電極11a,11bを基板12のトラ
ンジスタに隣接する部分13を比較的大きなコンタクトホ
ール（電荷蓄積電極の厚さの２倍を越える径のコンタク
トホール）で形成しているので、この接続部において電
荷蓄積電極11a,11bの表面に凹部14いわゆる“巣”が発
生し、電荷蓄積電極11a,11bの表面にキャパシタ絶縁膜
を形成した際に、その凹部14部分でキャパシタ絶縁膜の
膜厚均一性が損なわれるから、信頼性の高いキャパシタ
を製造することができなかった。また、平面部分だけで
電荷蓄積電極電極面積を確保しているので、デバイスの
縮小化に伴い、第４図の構造以上に容量不足が懸念され
る。
この発明は上記の点に鑑みなされたもの、デバイスの
縮小化が進んでもキャパシタ容量を大きくとることがで
き、かつ電荷蓄積電極の表面に均一にキャパシタ絶縁膜
を形成できて信頼性の高いキャパシタを製造することが
でき、さらにはデバイスの縮小化に伴う電極間ショート
も防止でき、製造歩留りを向上させることができる半導
体装置の製造方法を提供することを目的とする。
縮小化が進んでもキャパシタ容量を大きくとることがで
き、かつ電荷蓄積電極の表面に均一にキャパシタ絶縁膜
を形成できて信頼性の高いキャパシタを製造することが
でき、さらにはデバイスの縮小化に伴う電極間ショート
も防止でき、製造歩留りを向上させることができる半導
体装置の製造方法を提供することを目的とする。
（課題を解決するための手段） この発明では、半導体基板上に絶縁膜を形成する工
程、半導体基板上絶縁膜に微細なコンタクトホールを開
ける工程、そのコンタクトホールと絶縁膜表面にポリシ
リコンを形成し、絶縁膜表面のポリシリコンをパターニ
ングする工程、得られたポリシリコンパターン上を含む
前記絶縁膜表面に、ポリシリコンとエッチング選択性を
有する膜を形成し、この膜に前記ポリシリコンパターン
上で複数の孔を開ける工程、その孔をポリシリコンで埋
め込む工程、前記ポリシリコンとエッチング選択性を有
する膜を除去する工程をキャパシタの電荷蓄積電極形成
工程として有し、この工程を２回繰り返し、１回目で隣
接する複数の電荷蓄積電極のうち１つ置きの複数の電荷
蓄積電極を形成し、２回目で残りの複数の電荷蓄積電極
を前記１回目による電荷蓄積電極の上方に位置を移して
形成する。
程、半導体基板上絶縁膜に微細なコンタクトホールを開
ける工程、そのコンタクトホールと絶縁膜表面にポリシ
リコンを形成し、絶縁膜表面のポリシリコンをパターニ
ングする工程、得られたポリシリコンパターン上を含む
前記絶縁膜表面に、ポリシリコンとエッチング選択性を
有する膜を形成し、この膜に前記ポリシリコンパターン
上で複数の孔を開ける工程、その孔をポリシリコンで埋
め込む工程、前記ポリシリコンとエッチング選択性を有
する膜を除去する工程をキャパシタの電荷蓄積電極形成
工程として有し、この工程を２回繰り返し、１回目で隣
接する複数の電荷蓄積電極のうち１つ置きの複数の電荷
蓄積電極を形成し、２回目で残りの複数の電荷蓄積電極
を前記１回目による電荷蓄積電極の上方に位置を移して
形成する。
（作用） 上記この発明においては、絶縁膜上に形成されたポリ
シリコンパターンと、ポリシリコンとエッチング選択性
を有する膜の孔内を埋めたポリシリコンとにより、例え
ば第１図（ｇ）に示すように平板上に複数のポリシリコ
ンの柱を有する形状に電荷蓄積電極が形成される。この
形状によれば、垂直方向を電荷蓄積電極の表面積増大に
積極的に利用しているので、デバイスが平面的に縮小さ
れても電荷蓄積電極の表面積を大きくとることができ、
大きなキャパシタ容量を得ることができる。また、この
電荷蓄積電極は、絶縁膜に開けたコンタクトホール部で
半導体基板（より詳細には半導体基板に形成されたトラ
ンスファゲートとしてのMOS型トランジスタ）と接続さ
れるが、前記コンタクトホールを微細なコンタクトホー
ル（具体的には電荷蓄積電極を形成する前記ポリシリコ
ンパターンの厚さの２倍以下の径のコンタクトホール）
とすることにより、前記ポリシリコンパターンおよびコ
ンタクトホール内を埋めるポリシリコンを形成するため
のポリシリコン堆積時に、該ポリシリコンひいては、そ
れをパターニングした前記ポリシリコンパターンにコン
タクトホール部で巣（凹部）が発生することを防止でき
る。したがって、電荷蓄積電極表面のキャパシタ絶縁膜
は全体にわたり均一な膜厚となる。また、複数の隣接す
る電荷蓄積電極は例えば第３図（この図ではポリシリコ
ンの柱は省略して描いてある）に示すように交互に上下
に位置を変えて形成されることになり、したがって、同
一平面における電極間隔は、すべてを同一平面に並べる
場合に比べて拡大できる。よって、電極パターニング
（ポリシリコンパターニング）が容易かつ確実となり、
ポリシリコン残渣で電極間がショートすることがなくな
る。
シリコンパターンと、ポリシリコンとエッチング選択性
を有する膜の孔内を埋めたポリシリコンとにより、例え
ば第１図（ｇ）に示すように平板上に複数のポリシリコ
ンの柱を有する形状に電荷蓄積電極が形成される。この
形状によれば、垂直方向を電荷蓄積電極の表面積増大に
積極的に利用しているので、デバイスが平面的に縮小さ
れても電荷蓄積電極の表面積を大きくとることができ、
大きなキャパシタ容量を得ることができる。また、この
電荷蓄積電極は、絶縁膜に開けたコンタクトホール部で
半導体基板（より詳細には半導体基板に形成されたトラ
ンスファゲートとしてのMOS型トランジスタ）と接続さ
れるが、前記コンタクトホールを微細なコンタクトホー
ル（具体的には電荷蓄積電極を形成する前記ポリシリコ
ンパターンの厚さの２倍以下の径のコンタクトホール）
とすることにより、前記ポリシリコンパターンおよびコ
ンタクトホール内を埋めるポリシリコンを形成するため
のポリシリコン堆積時に、該ポリシリコンひいては、そ
れをパターニングした前記ポリシリコンパターンにコン
タクトホール部で巣（凹部）が発生することを防止でき
る。したがって、電荷蓄積電極表面のキャパシタ絶縁膜
は全体にわたり均一な膜厚となる。また、複数の隣接す
る電荷蓄積電極は例えば第３図（この図ではポリシリコ
ンの柱は省略して描いてある）に示すように交互に上下
に位置を変えて形成されることになり、したがって、同
一平面における電極間隔は、すべてを同一平面に並べる
場合に比べて拡大できる。よって、電極パターニング
（ポリシリコンパターニング）が容易かつ確実となり、
ポリシリコン残渣で電極間がショートすることがなくな
る。
（実施例） 以下この発明の一実施例を第１図を参照して説明す
る。
る。
一実施例では、まず第１図（ａ）に示すように、Ｐ型
シリコン基板21にイオン注入と選択酸化法によりチャネ
ルストップ層22とフィールド酸化膜23を形成する。
シリコン基板21にイオン注入と選択酸化法によりチャネ
ルストップ層22とフィールド酸化膜23を形成する。
次に、アクティブ領域の基板21表面に第１図（ｂ）に
示すようにゲート酸化膜24とゲート電極25を形成し、さ
らに第１図（ｃ）に示すように一対のN+拡散層26a,26b
をソース・ドレインとして基板21内に形成することによ
り、トランスファゲートとしてのMOS型トランジスタを
完成させる。
示すようにゲート酸化膜24とゲート電極25を形成し、さ
らに第１図（ｃ）に示すように一対のN+拡散層26a,26b
をソース・ドレインとして基板21内に形成することによ
り、トランスファゲートとしてのMOS型トランジスタを
完成させる。
次に、常圧CVDあるいはTEOS（テトラエトキシシラ
ン）−CVD法による500nm厚の酸化膜の形成と、全面エッ
チバッグによる表面平坦化により、第１図（ｃ）に示す
ように仕上り膜厚300nm程度の表面の平坦な酸化膜27を
絶縁膜として基板21上の全面に形成する。そして、その
酸化膜27に通常のホトリソ・エッチング法で前記一方の
拡散層26a上でコンタクトホール28を開ける。ここで、
このコンタクトホール28は、次にキャパシタの電荷蓄積
電極を形成するために前記酸化膜27上に形成されるポリ
シリコンの膜厚（200nm）の２倍以下の系の微細なコン
タクトホールとする。
ン）−CVD法による500nm厚の酸化膜の形成と、全面エッ
チバッグによる表面平坦化により、第１図（ｃ）に示す
ように仕上り膜厚300nm程度の表面の平坦な酸化膜27を
絶縁膜として基板21上の全面に形成する。そして、その
酸化膜27に通常のホトリソ・エッチング法で前記一方の
拡散層26a上でコンタクトホール28を開ける。ここで、
このコンタクトホール28は、次にキャパシタの電荷蓄積
電極を形成するために前記酸化膜27上に形成されるポリ
シリコンの膜厚（200nm）の２倍以下の系の微細なコン
タクトホールとする。
次に、コンタクトホール28と酸化膜27の表面にポリシ
リコンを200nm堆積させ、これに導電性をもたせるため
リンを５×1019〜１×1020cm-3程度の濃度でドープした
後、酸化膜27表面のポリシリコンを通常のホトリソ・エ
ッチング法でパターニングすることにより、キャパシタ
の電荷蓄積電極の一部となる平板状のポリシリコンパタ
ーン29を第１図（ｄ）に示すように形成する。この時、
コンタクトホール28が上述のように微細であったため、
堆積ポリシリコンひいては、それをパターニングしたポ
リシリコンパターン29の上面には巣（凹部）が発生しな
い。また、このポリシリコンパターン29は、コンタクト
ホール28内に残ったポリシリコン29aによりMOS型トラン
ジスタの一方の拡散層26aに接続される。
リコンを200nm堆積させ、これに導電性をもたせるため
リンを５×1019〜１×1020cm-3程度の濃度でドープした
後、酸化膜27表面のポリシリコンを通常のホトリソ・エ
ッチング法でパターニングすることにより、キャパシタ
の電荷蓄積電極の一部となる平板状のポリシリコンパタ
ーン29を第１図（ｄ）に示すように形成する。この時、
コンタクトホール28が上述のように微細であったため、
堆積ポリシリコンひいては、それをパターニングしたポ
リシリコンパターン29の上面には巣（凹部）が発生しな
い。また、このポリシリコンパターン29は、コンタクト
ホール28内に残ったポリシリコン29aによりMOS型トラン
ジスタの一方の拡散層26aに接続される。
次に、ポリシリコンと充分にエッチング選択性を有す
る膜として酸化膜30を、前記ポリシリコンパターン29上
を含む酸化膜27の全表面に第１図（ｅ）に示すように50
0〜800nm厚に堆積させる。そして、この酸化膜27に、前
記コンタクトホールより幾分大きい程度の複数の孔31を
通常のホトリソ・エッチング法で前記ポリシリコンパタ
ーン29上で開ける。
る膜として酸化膜30を、前記ポリシリコンパターン29上
を含む酸化膜27の全表面に第１図（ｅ）に示すように50
0〜800nm厚に堆積させる。そして、この酸化膜27に、前
記コンタクトホールより幾分大きい程度の複数の孔31を
通常のホトリソ・エッチング法で前記ポリシリコンパタ
ーン29上で開ける。
その後、酸化膜30上の全面のポリシリコンを減圧CVD
法で1000nm程度堆積させて、孔31をポリシリコンで完全
に埋め込むとともに、そのポリシリコンを前記ポリシリ
コンパターン29と一体化させた後、堆積ポリシリコンに
不純物を導入して導電性をもたせ、さらにその堆積ポリ
シリコンを酸化膜30の表面まで全面エッチバックして前
記孔31内にのみ残すことにより、孔31内に第１図（ｆ）
に示すようにポリシリコンの柱32を形成する。
法で1000nm程度堆積させて、孔31をポリシリコンで完全
に埋め込むとともに、そのポリシリコンを前記ポリシリ
コンパターン29と一体化させた後、堆積ポリシリコンに
不純物を導入して導電性をもたせ、さらにその堆積ポリ
シリコンを酸化膜30の表面まで全面エッチバックして前
記孔31内にのみ残すことにより、孔31内に第１図（ｆ）
に示すようにポリシリコンの柱32を形成する。
その後、酸化膜30をフッ酸溶液あるいはプラズマエッ
チャーにより除去することにより、第１図（ｇ）に示す
ようにポリシリコンパターン29aおよびポリシリコンの
柱32すなわちキャパシタの電荷蓄積電極33を酸化膜27上
に露出させる。
チャーにより除去することにより、第１図（ｇ）に示す
ようにポリシリコンパターン29aおよびポリシリコンの
柱32すなわちキャパシタの電荷蓄積電極33を酸化膜27上
に露出させる。
その後、電荷蓄積電極33の露出表面を含む全面に窒化
シリコン膜を減圧CVD法により20nm堆積させ、さらにそ
の後950℃ウエット酸素雰囲気において熱酸化を行って
窒化シリコン膜の表面に２〜4nmの酸化膜を形成するこ
とにより、２層構造のキャパシタ絶縁膜34を第１図
（ｈ）に示すように電荷蓄積電極33の露出表面に形成す
る。さらに全面にポリシリコンを減圧CVD法で100nm堆積
させ、これにリンを５×1020cm-3程度の濃度でドープし
た後、このポリシリコンをパターニングすることによ
り、前記電荷蓄積電極33をキャパシタ絶縁膜34を挟んで
覆うキャパシタのプレート電極35を形成する。これによ
りキャパシタが完成する。
シリコン膜を減圧CVD法により20nm堆積させ、さらにそ
の後950℃ウエット酸素雰囲気において熱酸化を行って
窒化シリコン膜の表面に２〜4nmの酸化膜を形成するこ
とにより、２層構造のキャパシタ絶縁膜34を第１図
（ｈ）に示すように電荷蓄積電極33の露出表面に形成す
る。さらに全面にポリシリコンを減圧CVD法で100nm堆積
させ、これにリンを５×1020cm-3程度の濃度でドープし
た後、このポリシリコンをパターニングすることによ
り、前記電荷蓄積電極33をキャパシタ絶縁膜34を挟んで
覆うキャパシタのプレート電極35を形成する。これによ
りキャパシタが完成する。
このようなキャパシタ形成法で、第２図および第３図
に示す複数の隣接するキャパシタ（ただし、第２図およ
び第３図では電荷蓄積電極33部分のみを、しかも第３図
ではポリシリコンの柱32を省略して示してある）のう
ち、１つ置きの複数のキャパシタ36aを形成する。残り
の複数のキャパシタ36bは、第１図（ｃ）〜第１図
（ｈ）の工程を繰り返して、第１図（ｈ）の構造体上
に、キャパシタ36aより上方に位置を移して形成する。
この点を簡単に説明すると、まず第１図（ｈ）の構造体
上の全面に、第１図（１）に示すように酸化膜27′を形
成する。その酸化膜27′と酸化膜27にコンタクトホール
28′を開ける。その際、勿論、このコンタクトホール2
8′は、第２図に示すようにキャパシタ36aの接続された
トランジスタと隣りのトランジスタの一方の拡散層上で
開ける。そのコンタクトホール28′をポリシリコン29
a′で埋め、かつ酸化膜27′上にポリシリコンパターン2
9′を形成する。そのポリシリコンパターン29a′上に複
数のポリシリコンの柱32′を形成する。その柱32′とポ
リシリコンパターン29a′からなる電荷蓄積電極33′の
表面にキャパシタ絶縁膜34′を形成する。さらに、この
キャパシタ絶縁膜34′を挟んで電荷蓄積電極33′を覆う
キャパシタのプレート電極35′を形成し、キャパシタ36
bを完成させる。
に示す複数の隣接するキャパシタ（ただし、第２図およ
び第３図では電荷蓄積電極33部分のみを、しかも第３図
ではポリシリコンの柱32を省略して示してある）のう
ち、１つ置きの複数のキャパシタ36aを形成する。残り
の複数のキャパシタ36bは、第１図（ｃ）〜第１図
（ｈ）の工程を繰り返して、第１図（ｈ）の構造体上
に、キャパシタ36aより上方に位置を移して形成する。
この点を簡単に説明すると、まず第１図（ｈ）の構造体
上の全面に、第１図（１）に示すように酸化膜27′を形
成する。その酸化膜27′と酸化膜27にコンタクトホール
28′を開ける。その際、勿論、このコンタクトホール2
8′は、第２図に示すようにキャパシタ36aの接続された
トランジスタと隣りのトランジスタの一方の拡散層上で
開ける。そのコンタクトホール28′をポリシリコン29
a′で埋め、かつ酸化膜27′上にポリシリコンパターン2
9′を形成する。そのポリシリコンパターン29a′上に複
数のポリシリコンの柱32′を形成する。その柱32′とポ
リシリコンパターン29a′からなる電荷蓄積電極33′の
表面にキャパシタ絶縁膜34′を形成する。さらに、この
キャパシタ絶縁膜34′を挟んで電荷蓄積電極33′を覆う
キャパシタのプレート電極35′を形成し、キャパシタ36
bを完成させる。
その後は図示しないが全面に中間絶縁膜を形成し、ビ
ット線接続用のコンタクトホールの開孔を行い、ビット
線を形成し、表面保護膜を形成し、この発明の一実施例
によるスタック・キャパシタ構造のDRAMを完成させる。
ット線接続用のコンタクトホールの開孔を行い、ビット
線を形成し、表面保護膜を形成し、この発明の一実施例
によるスタック・キャパシタ構造のDRAMを完成させる。
（発明の効果） 以上詳細に説明したように、この発明の製造方法によ
れば、平板上に複数のポリシリコンの柱を有する形状に
電荷蓄積電極が形成され、垂直方向を電荷蓄積電極の表
面積増大に積極的に利用する形状となるので、デバイス
が平面的に縮小されても電荷蓄積電極の表面積を大きく
とることができ、大きなキャパシタ容量を得ることがで
きる。よって、ソフトエラー耐性の大きい高信頼性のDR
AMを製造できる。また、前記電荷蓄積電極は、絶縁膜に
開けたコンタクトホール部で半導体基板（詳細にはトラ
ンジスタ）と接続されるが、前記コンタクトホールを微
細なコンタクトホールとすることにより、前記電荷蓄積
電極の平板部となるポリシリコンパターンおよびコンタ
クトホール内を埋めるポリシリコンを形成するためのポ
リシリコン堆積時に、該ポリシリコンひいては、それを
パターニングした前記ポリシリコンパターンにコンタク
トホール部で巣（凹部）が発生することを防止でき、し
たがって電荷蓄積電極表面のキャパシタ絶縁膜を全体に
わたり均一な膜厚とし得るから、この点からも高信頼性
のDRAMを製造できる。さらに複数の隣接する電荷蓄積電
極は交互に上下に位置を変えて形成されるから、すべて
を同一平面上に並べた場合に比較して同一平面上で電極
間間隔を広くとることができ、よって電極パターニング
が容易かつ確実となり、ポリシリコン残渣で電極間がシ
ョートすることを防止でき、製造歩留りを向上させるこ
とができる。
れば、平板上に複数のポリシリコンの柱を有する形状に
電荷蓄積電極が形成され、垂直方向を電荷蓄積電極の表
面積増大に積極的に利用する形状となるので、デバイス
が平面的に縮小されても電荷蓄積電極の表面積を大きく
とることができ、大きなキャパシタ容量を得ることがで
きる。よって、ソフトエラー耐性の大きい高信頼性のDR
AMを製造できる。また、前記電荷蓄積電極は、絶縁膜に
開けたコンタクトホール部で半導体基板（詳細にはトラ
ンジスタ）と接続されるが、前記コンタクトホールを微
細なコンタクトホールとすることにより、前記電荷蓄積
電極の平板部となるポリシリコンパターンおよびコンタ
クトホール内を埋めるポリシリコンを形成するためのポ
リシリコン堆積時に、該ポリシリコンひいては、それを
パターニングした前記ポリシリコンパターンにコンタク
トホール部で巣（凹部）が発生することを防止でき、し
たがって電荷蓄積電極表面のキャパシタ絶縁膜を全体に
わたり均一な膜厚とし得るから、この点からも高信頼性
のDRAMを製造できる。さらに複数の隣接する電荷蓄積電
極は交互に上下に位置を変えて形成されるから、すべて
を同一平面上に並べた場合に比較して同一平面上で電極
間間隔を広くとることができ、よって電極パターニング
が容易かつ確実となり、ポリシリコン残渣で電極間がシ
ョートすることを防止でき、製造歩留りを向上させるこ
とができる。
第１図この発明の半導体装置の製造方法の一実施例を示
す工程断面図、第２図および第３図はこの発明の一実施
例に係る電荷蓄積電極の配列状態を示す平面図および斜
視図、第４図および第５図は従来の電荷蓄積電極構造を
示す断面図および斜視図である。 21……Ｐ型シリコン基板、27,27′……酸化膜、28,28′
……コンタクトホール、29,29′……ポリシリコンパタ
ーン、29a,29a′……ポリシリコン、30……酸化膜、31
……孔、32,32′……ポリシリコンの柱、33,33′……電
荷蓄積電極、36a,36b……キャパシタ。
す工程断面図、第２図および第３図はこの発明の一実施
例に係る電荷蓄積電極の配列状態を示す平面図および斜
視図、第４図および第５図は従来の電荷蓄積電極構造を
示す断面図および斜視図である。 21……Ｐ型シリコン基板、27,27′……酸化膜、28,28′
……コンタクトホール、29,29′……ポリシリコンパタ
ーン、29a,29a′……ポリシリコン、30……酸化膜、31
……孔、32,32′……ポリシリコンの柱、33,33′……電
荷蓄積電極、36a,36b……キャパシタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 27/04 H01L 21/822
Claims (1)
- 【請求項１】（ａ）半導体基板上に絶縁膜を形成する工
程、 （ｂ）半導体基板上絶縁膜に微細なコンタクトホールを
開ける工程、 （ｃ）そのコンタクトホールと絶縁膜表面にポリシリコ
ンを形成し、絶縁膜表面のポリシリコンをパターニング
する工程、 （ｄ）得られたポリシリコンパターン上を含む前記絶縁
膜表面に、ポリシリコンとエッチング選択性を有する膜
を形成し、この膜に前記ポリシリコンパターン上で複数
の孔を開ける工程、 （ｅ）その孔をポリシリコンで埋め込む工程、 （ｆ）前記ポリシリコンとエッチング選択性を有する膜
を除去する工程 をキャパシタの電荷蓄積電極形成工程として有し、この
工程を２回繰り返し、１回目で隣接する複数の電荷蓄積
電極のうち１つ置きの複数の電荷蓄積電極を形成し、２
回目で残りの複数の電荷蓄積電極を前記１回目による電
荷蓄積電極の上方に位置を移して形成することを特徴と
する半導体装置の製造方法。
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-
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- 1990-05-22 JP JP2130252A patent/JP2875588B2/ja not_active Expired - Fee Related
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