JP3210262B2

JP3210262B2 - ツリー型コンデンサを備えた半導体メモリ素子の製造方法

Info

Publication number: JP3210262B2
Application number: JP00795097A
Authority: JP
Inventors: チャオファン−チン
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 1996-08-16
Filing date: 1997-01-20
Publication date: 2001-09-17
Anticipated expiration: 2017-01-20
Also published as: FR2752482B1; JPH1079488A; DE19720194A1; NL1005640C2; FR2752482A1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ素子
に係り、詳しくは、主に転送トランジスタと電荷蓄積コ
ンデンサとから成るダイナミックランダムアクセス記憶
装置（ＤＲＡＭ）セルの構造に関するものである。

【０００２】

【従来の技術】図１は、ＤＲＡＭ装置のメモリセルの回
路図である。図に示すように、ＤＲＡＭセルは、主に転
送トランジスタＴと電荷蓄積コンデンサＣとにより構成
されている。転送トランジスタＴのソースは、対応する
ビット線ＢＬに接続され、転送トランジスタＴのドレイ
ンは、電荷蓄積コンデンサＣの蓄積電極６に接続されて
いる。また、転送トランジスタＴのゲートは、対応する
ワード線ＷＬに接続され、コンデンサＣの対向電極８
は、定電力電源に接続されている。さらに、蓄積電極６
と対向電極８との間に誘電体膜７が設けられている。

【０００３】ＤＲＡＭ作製工程において、記憶容量が１
Ｍ（メガ＝１００万）ビット未満である従来型ＤＲＡＭ
の場合、プレーナ型コンデンサと呼ばれる２次元コンデ
ンサが主に使用されている。プレーナ型コンデンサを用
いたメモリセルを備えたＤＲＡＭの場合、半導体基板の
主表面上に電荷が蓄積されることから、この主表面は、
面積が広くなくてはならない。したがって、このタイプ
のメモリセルは、集積度の高いＤＲＡＭには適していな
い。メモリが４Ｍビット以上のＤＲＡＭのような高集積
ＤＲＡＭに対して、これまでにスタック型またはトレン
チ型コンデンサと呼ばれる３次元コンデンサが導入され
てきた。

【０００４】このスタック型またはトレンチ型コンデン
サによって、同程度の大きさでより大きいメモリが得ら
れるようになった。しかし、記憶容量が６４Ｍビットの
超大規模集積回路（ＶＬＳＩ）などのようなさらに集積
度の高い半導体素子を実現するためには、従来のスタッ
ク型またはトレンチ型のような簡単な３次元構造による
コンデンサでは不充分であることが明らかになった。

【０００５】コンデンサ容量の改善策として、いわゆる
フィン型スタック化コンデンサの使用を挙げることがで
き、このコンデンサは、エマ他の「１６メガおよび６４
メガＤＲＡＭ向け３次元スタック化コンデンサセル（３
−ＤｉｍｅｎｓｉｏｎａｌＳｔａｃｋｅｄＣａｐａｃ
ｉｔｏｒＣｅｌｌｆｏｒ１６Ｍａｎｄ６４Ｍ
ＤＲＡＭｓ）」（国際電子デバイス会合（Ｉｎｔｅｒ
ｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ）、５９２〜５９５頁、１９８８年１２
月号）に開示されている。フィン型スタック化コンデン
サは、複数のスタック化層によるフィン型に延びている
電極および誘電体膜を具備している。フィン型スタック
化コンデンサを備えたＤＲＡＭも、米国特許第５，０７
１，７８３号（タグチ他）、第５，１２６，８１０号
（ゴトウ）、第５，１９６，３６５号（ゴトウ）、第
５，２０６，７８７号（フジオカ）に開示されている。

【０００６】コンデンサ容量の別の改善策として、いわ
ゆるシリンダー型スタック化コンデンサの使用が挙げら
れ、このコンデンサは、ワカミヤ他の「６４メガビット
ＤＲＡＭ向け新型スタック化コンデンサセル（Ｎｏｖｅ
ｌＳｔａｃｋｅｄＣａｐａｃｉｔｏｒＣｅｌｌ
ｆｏｒ６４−ＭｂＤＲＡＭ）」（ＶＬＳＩ技術文書
テクノロジーダイジェストに関する１９８９年シンポジ
ウム（１９８９ＳｙｍｐｏｓｉｕｍｏｎＶＬＳＩ
ＴｅｃｈｉｎｏｌｏｇｙＤｉｇｅｓｔｏｆＴｅ
ｃｈｎｃａｌＰａｐｅｒｓ）、６９〜７０頁）に開示
されている。このシリンダー型スタック化コンデンサ
は、シリンダー型に延びている電極および誘電体膜を具
備していることから、電極の表面積が増えている。シリ
ンダー型スタック化コンデンサを備えたＤＲＡＭもま
た、米国特許第５，０７７，６８８号（クマノヤ他）に
開示されている。

【０００７】

【発明が解決しようとする課題】集積度の増加傾向によ
り、平面上のＤＲＡＭセルのサイズ（平面上を占める面
積）をさらに縮小しなければならない。一般に、セルサ
イズの縮小は、電荷蓄積容量（キャパシタンス）の減少
につながるうえ、キャパシタンスの減少に伴って、α線
の発生によりソフトエラーが生じる可能性が高くなる。
そのため、この技術分野では、同じキャパシタンスが得
られると同時に平面上を占める面積がさらに少ない蓄電
コンデンサの新たな構造の設計と、その構造を作成する
適切な方法がなお必要とされている。

【０００８】そこで、本発明は、電荷蓄積面積を広くで
きるツリー型コンデンサを備えた半導体メモリ素子を提
供することを目的とする。

【０００９】

【課題を解決するための手段】本発明の前記および他の
目的により、新規の改良型半導体メモリ素子およびその
作製方法を提供する。

【００１０】本発明による半導体メモリ素子は、データ
を表わす電荷を確実に蓄電するためのさらに広い面積を
有するツリー型コンデンサを具備している。このツリー
型コンデンサは、トランク状導電層と１またはそれ以上
のブランチ状導電層とから成る蓄積電極を備えている。
このトランク状導電層は、半導体メモリ素子内の転送ト
ランジスタのソース／ドレイン領域のいずれかひとつに
電気的に接続され、ほぼ垂直である。また、ブランチ状
導電層は、１端がトランク状導電層に接続されており、
その表面積を広くできるような多様な形状に構成するこ
とができる。誘電体層は、トランク状導電層とブランチ
状導電層の露出面とに形成され、ツリー型コンデンサの
対向電極として働く誘電体層の上にオーバーレイ導電層
が形成される。

【００１１】本発明による半導体メモリ素子の作製方法
には、基板と、基板にソース／ドレイン領域を備えた転
送トランジスタと、ソース／ドレイン領域のいずれかひ
とつに電気的に接続されているツリー型コンデンサとが
含まれている。基板上には、転送トランジスタを覆う絶
縁層が形成される。さらに、絶縁層を貫通してソース／
ドレイン領域のいずれかひとつと電気的に接続できるよ
うに、トランク状導電層が形成される。トランク状導電
層の上には、導電層が形成される。次に、トランク状導
電層および第１導電層と電気的に接続される別の導電層
が形成される。また、ブランチ状導電層を形成できるよ
うに第１および第２導電層の選択部分にエッチングが施
され、トランク状導電層とブランチ状導電層との組み合
わせにより、ツリー型コンデンサの蓄積電極が画定され
る。ブランチ状導電層の露出面に誘電体層が形成された
後、誘電体層の上には、さらに導電層が形成されて、電
荷蓄積コンデンサの対向電極として機能する。

【００１２】本発明による半導体メモリ素子の実施の形
態の１つには、転送トランジスタを覆っている基板上に
第１絶縁層を形成するものがある。次に、この実施の形
態によれば、第１絶縁層の上に少なくともトランク状導
電層が形成されることにより、トランク状導電層が第１
絶縁層を貫通してソース／ドレイン領域のいずれかひと
つと電気的に接続できるようになる。次に、トランク状
導電層、さらに第１絶縁層の上に第１導電層が形成され
た後、トランク状導電導上の第１導電層の選択部分が除
去される。さらに、トランク状導電層および第１導電層
と電気的に接続される第２導電層が形成される。第１お
よび第２導電層の選択部分にエッチングが施されてブラ
ンチ状導電層が形成されることにより、トランク状導電
層とブランチ状導電層が組み合わされ、ツリー型コンデ
ンサの蓄積電極が画定される。さらに、ブランチ状導電
層の露出面に誘電体層が形成された後、誘電体層の上に
第３導電層が形成され、電荷蓄積コンデンサの対向電極
として働く。

【００１３】

【発明の実施の形態】本発明の他の目的と特徴と利益
は、好適であると同時に非限定的な実施例に関する次の
詳細な説明によって明らかになるであろう。後述する添
付図面を参照しながら以下に説明する。

【００１４】（実施の形態１）図２〜図８を参照しなが
ら、本発明によるツリー型電荷蓄積コンデンサを備えた
半導体メモリ素子の第１の実施形態について説明する。
半導体メモリ素子の本実施形態は、本発明による半導体
メモリ素子を作製する第１の好適な方法により製造され
る。

【００１５】図２について説明すると、シリコン基板１
０の表面が、ロコス（ＬＯＣＯＳ：シリコン選択酸化
法）法により熱酸化され、これにより、例えば、厚さが
約３０００オングストロームのフィールド酸化膜１２が
形成される。次に、シリコン基板１０を熱酸化処理する
ことにより、例えば、厚さ約１５０オングストロームの
ゲート酸化膜１４が形成される。その後、化学的気相成
長法（ＣＶＤ）や減圧ＣＶＤ（ＬＰＣＶＤ）により、例
えば、厚さ約２０００オングストロームのポリシリコン
膜が、シリコン基板１０の表面全体に蒸着される。導電
率の高いポリシリコン膜を実現するためには、リンイオ
ンなどの適切な不純物がポリシリコン膜に拡散される。
ポリシリコン膜の導電率をさらに高くするためには、ポ
リシリコン膜上に、例えば、耐熱金属層が蒸着された
後、アニール工程を経てポリサイドを形成する。この耐
熱金属層は、例えば、約２０００オングストロームの厚
さに蒸着されたタングステン（Ｗ）層でもよい。次に、
図２に示すように、従来のホトリソグラフィならびにエ
ッチング工程により、ウェハ上にワード線ＷＬ１〜ＷＬ
４として機能するポリシリコン金属被膜層を画定し形成
する。さらに、ワード線ＷＬ１〜ＷＬ４をマスクとして
用い、ウェハ上にイオン注入工程が施され、例えば、エ
ネルギー７０ＫｅＶおよび濃度約１×１０¹⁵原子／ｃｍ
²により、シリコン基板１０に（ヒ素イオンなどの）不
純物が拡散される。このイオン注入を行った結果、ドレ
イン領域１６ａおよび１６ｂとソース領域１８ａおよび
１８ｂとがシリコン基板１０に形成される。

【００１６】次に、図３について説明する。次の段階で
は、ＣＶＤ法により、例えば、ホウ素リンケイ酸ガラス
（ＢＰＳＧ）層などの平坦化絶縁層２０を、例えば、約
７０００オングストローム厚さになるまで蒸着する。さ
らに、同じ方法によって、平坦化絶縁層２０上に窒化シ
リコン層などのエッチング保護層２２を、例えば、約１
０００オングストロームの厚さになるまで蒸着する。そ
の後、従来のホトリソグラフィならびにエッチング工程
により、エッチング保護層２２および平坦化絶縁層２０
の選択部分を画定および食刻し、エッチング保護層２２
の上面からドレイン領域１６ａおよび１６ｂの表面にか
けて蓄積電極コンタクトホール２４ａおよび２４ｂを形
成する。さらに、ウェハ上に、例えば、７０００オング
ストローム厚さに厚膜ポリシリコン層が蒸着される。こ
の厚膜ポリシリコン層は、ヒ素イオンなどの不純物をさ
らに拡散させ、導電率を高めることができる。その後、
この厚膜ポリシリコン層に、従来のホトリソグラフィな
らびにエッチング工程を用いて、ドレイン領域１６ａお
よび１６ｂの表面から蓄積電極コンタクトホール２４ａ
および２４ｂを垂直に貫通するポリシリコン柱２６ａお
よび２６ｂを画定ならびに形成する。その結果、２本の
ポリシリコン柱２６ａおよび２６ｂの間に凹部２５が画
定される。ポリシリコン柱２６ａおよび２６ｂは、本発
明によるツリー型コンデンサの蓄積電極内のトランク状
導電層として用いられる。

【００１７】今度は、図４について説明する。次の段階
では、ＣＶＤ法を繰り返し用いて、第１絶縁層２８、ポ
リシリコン層３０、および第２絶縁層３２がウェハ上に
順次形成される。第１および第２絶縁層２８および３２
は、酸化シリコン層であることが好ましい。第１絶縁層
２８およびポリシリコン層３０は、それぞれ、例えば、
約１０００オングストロームの厚さに蒸着される。第２
絶縁層３２は、２本のポリシリコン柱２６ａおよび２６
ｂ間の凹部２５を最低限度満たすだけの厚さに蒸着した
方がよい。本実施形態において、その厚さは少なくとも
約７０００オングストロームである。さらに、ヒ素（Ａ
ｓ）イオンなどの不純物をポリシリコン層３０に拡散さ
せて導電性を高めることができる。

【００１８】次に図５について説明すると、次の段階に
おいて、図４のウェハ表面に化学機械研磨（ＣＭＰ）が
施され、ポリシリコン柱２６ａおよび２６ｂの上部が研
磨される。

【００１９】図６について説明すると、次の段階におい
て、ウェハ上に、例えば、約７０００オングストローム
厚さになるまでポリシリコン層３４が蒸着される。さら
に、ヒ素（Ａｓ）などの不純物がポリシリコン層３４に
拡散され、導電性を高めることができる。その後、ウェ
ハ上に従来のホトリソグラフィならびにエッチング工程
により、ポリシリコン層３４、第２絶縁層３２、および
ポリシリコン層３０の選択部分が食刻される。この工程
が行われた結果、ポリシリコン層３４が別々のセクショ
ン３４ａおよび３４ｂに分割され、ポリシリコン層３０
は、別々のセクション３０ａおよび３０ｂに分割され
る。このセクション３４ａ、３４ｂ、および３０ａ、３
０ｂは、本発明によるツリー型コンデンサの蓄積電極に
おけるブランチ状導電層として用いられる。区別するた
めに、本明細書では、ポリシリコンセクション３４ａお
よび３４ｂを「上部ブランチ状導電層」と呼び、ポリシ
リコンセクション３０ａおよび３０ｂを「吊下形ブラン
チ状導電層」と呼ぶことにする。

【００２０】図７について説明すると、次の段階では、
エッチング終点としてエッチング保護層２２を備えたウ
ェハ上にウェットエッチングが施され、露出している絶
縁層３２および２８が除去される。以上により、ウェハ
上のＤＲＡＭのツリー型コンデンサ向け蓄積電極の形成
は完了する。

【００２１】図７に示すように、このようにして形成さ
れる蓄積電極は、トランク状ポリシリコン層２６ａおよ
び２６ｂ、上部ブランチ状ポリシリコン層３４ａおよび
３４ｂ、ほぼＬ字形の吊下形ブランチ状ポリシリコン層
３０ａおよび３０ｂによって構成される。トランク状ポ
リシリコン層２６ａおよび２６ｂは、ＤＲＡＭ内の転送
トランジスタのドレイン領域１６ａおよび１６ｂにそれ
ぞれ電気的に接続されている。上部ブランチ状ポリシリ
コン層３４ａおよび３４ｂは、中間部がトランク状ポリ
シリコン層２６ａおよび２６ｂの上部に連結されてお
り、このポリシリコン層に対してほぼ直角に配置されて
いる。ほぼＬ字形の吊下形ブランチ状ポリシリコン層３
０ａおよび３０ｂは、それぞれ、上部ブランチ状ポリシ
リコン層３４ａおよび３４ｂの下から既定の距離だけ下
方に延びてから水平方向に角度を変えている。

【００２２】図８について説明すると、次の段階では、
誘電体膜３６ａおよび３６ｂが、それぞれツリー状蓄積
電極（２６ａ、３０ａ、３４ａ）および（２６ｂ、３０
ｂ、３４ｂ）上に形成される。誘電体膜３６ａおよび３
６ｂは、例えば、二酸化シリコン（ＳｉＯ₂）、窒化シ
リコン、ＮＯ（窒化シリコン／二酸化シリコン）、ＯＮ
Ｏ（二酸化シリコン／窒化シリコン／二酸化シリコン）
などの誘電体により形成可能である。次に、蓄積電極
（２６ａ、３０ａ、３４ａおよび２６ｂ、３０ｂ、３４
ｂ）に対向するポリシリコンの対向電極３８が誘電体膜
３６ａおよび３６ｂ上に形成される。対向電極３８の形
成工程は、ＣＶＤ法により、ポリシリコン層を、例え
ば、約１０００オングストローム厚さに蒸着する第１の
段階と、Ｎ型不純物をポリシリコン層に拡散して導電率
を高める第２の段階と、従来のホトリソグラフィならび
にエッチング工程によりポリシリコン層の選択部分を画
定し食刻する最終段階とから成る。以上で、ＤＲＡＭ内
のツリー型コンデンサの作製は完了する。

【００２３】ＤＲＡＭチップの作製を完了するには、引
き続き、ビット線の作製段階と、パッドの接着段階と、
相互接続段階と、パッシベーション段階と、パッケージ
段階とを経なければならない。ただし、これらの各段階
は、従来技術しか含んでおらず、本発明の精神とは無関
係であることから、その詳細な説明はここでは省略す
る。

【００２４】（実施の形態２）前述した第１の実施形態
において、開示されたツリー型コンデンサには、上部ブ
ランチ状導電層（例えば、ポリシリコン層３４ａ、３４
ｂ）の下に吊下形ブランチ（例えば、ブランチ状ポリシ
リコン層３０ａ、３０ｂ）を１対だけ設けている。しか
しながら、吊下形ブランチの数は１つに限られておら
ず、２以上であってもよい。本発明の第２の実施形態
は、２対の吊下形ブランチによる導電層を備えたツリー
型コンデンサであり、以下に、図９〜図１２を参照しな
がら説明する。

【００２５】第２の実施形態のツリー型コンデンサは、
図３のウェハ構造によるものである。図３のものと同一
の図９〜図１２の要素には、同じ符号が付けられてい
る。

【００２６】図３と共に図９について説明する。ここで
は、ＣＶＤ法を用いて、図３のウェハ上に、第１絶縁層
４０、第１ポリシリコン層４２、第２絶縁層４４、第２
ポリシリコン層４６、および第３絶縁層４８などの絶縁
層とポリシリコン層とが交互に順次形成される。絶縁層
４０、４４、４８は、酸化シリコンなどの絶縁材により
形成される。絶縁層４０および４４とポリシリコン層４
２および４６とは、それぞれ、例えば、約１０００オン
グストローム厚さに蒸着され、絶縁層４８は、例えば、
約７０００オングストローム厚さに蒸着される。さら
に、ポリシリコン層４２および４６は、ヒ素（Ａｓ）イ
オンなどの不純物を拡散し、導電率を高めることができ
る。

【００２７】次に、図１０について説明すると、次の段
階では、図９に示すウェハ表面にＣＭＰ法が適用され、
ポリシリコン柱２６ａおよび２６ｂの上部が露出するま
でウェハの上部が除去される。

【００２８】次に図１１ついて説明すると、次の段階に
おいて、ウェハ上に、ポリシリコン層５０が、例えば、
約１０００オングストロームの厚さに蒸着される。さら
に、ポリシリコン層５０は、ヒ素（Ａｓ）イオンなどの
不純物を拡散することにより、導電率を高めることがで
きる。その後、従来のホトリソグラフィならびにエッチ
ング工程をウェハ上に施して、ポリシリコン層５０、第
３絶縁層４８、第２ポリシリコン層４６、第２絶縁層４
４、および第１ポリシリコン層４２の選択部分を画定し
食刻する。この工程により、ポリシリコン層５０は個々
のセクション５０ａおよび５０ｂに、ポリシリコン層４
６は個々のセクション４６ａおよび４６ｂに、さらに、
ポリシリコン層４２は個々のセクション４２ａおよび４
２ｂに切断される。以上のセクション５０ａ、５０ｂ、
４６ａ、４６ｂ、４２ａ、４２ｂは、本発明によるツリ
ー型コンデンサの蓄積電極のブランチ状導電層として用
いられる。本明細書では、区別するために、ポリシリコ
ンセクション５０ａおよび５０ｂを「上部ブランチ状導
電層」と呼び、ポリシリコンセクション４６ａ、４６
ｂ、４２ａ、４２ｂを「吊下形ブランチ状導電層」と呼
ぶことにする。

【００２９】次に、エッチング保護層２２をエッチング
終点として、ウェハ上にウェットエッチングが施され、
露出している絶縁層４０、４４、４８が除去される。以
上で、ウェハにおけるＤＲＡＭセルのツリー型コンデン
サのための蓄積電極の形成が完了する。

【００３０】図１１に示すように、このように形成され
た蓄積電極は、トランク状ポリシリコン層２６ａおよび
２６ｂ、上部ブランチ状ポリシリコン層５０ａおよび５
０ｂ、ほぼＬ字形の吊下形ブランチ状ポリシリコン層４
２ａ、４６ａ、および４２ｂ、４６ｂにより構成されて
いる。トランク状ポリシリコン層２６ａおよび２６ｂ
は、それぞれ、ＤＲＡＭの転送トランジスタのドレイン
領域１６ａおよび１６ｂに電気的に接続されている。上
部ブランチ状ポリシリコン層５０ａおよび５０ｂは、ト
ランク状ポリシリコン層２６ａおよび２６ｂの上部に連
結され、このポリシリコン層２６ａおよび２６ｂに対し
てほぼ直角に配置されている。２対のほぼＬ字形の吊下
形ブランチ状ポリシリコン層４６ａ、４２ａ、および４
６ｂ、４２ｂは、それぞれ上部ブランチ状ポリシリコン
層５０ａおよび５０ｂの下から既定距離だけ下方に延び
てから水平方向に屈曲している。

【００３１】次に、図１２について説明すると、次の段
階では、ツリー状蓄積電極５０ａ、４６ａ、４２ａ、お
よび５０ｂ４６ｂ、４２ｂ上に、それぞれ誘電体膜５２
ａおよび５２ｂが形成される。さらに、誘電体膜５２ａ
および５２ｂ上に対向ポリシリコン電極５４が形成され
る。対向電極５４の形成工程は、ＣＶＤ法によりポリシ
リコン層を蒸着する第１段階と、Ｎ型不純物をポリシリ
コン層に拡散してその導電率を高める第２段階と、従来
のホトリソグラフィならびにエッチング工程によりポリ
シリコン層の選択部分を食刻する最終段階とから成る。
これにより、ＤＲＡＭ内のツリー型コンデンサの作製が
完了する。

【００３２】（実施の形態３）上述の第１および第２の
実施形態において、トランク状導電層に最も近い吊下形
ブランチの１対は、その下にある下部エッチング保護層
（例えば、エッチング保護層２２）から離間している。
しかし、本発明は、このような構造に限定されているわ
けではない。本発明の第３の実施形態は、エッチング保
護層と接するトランク状導電層に最も近い１対の吊下形
ブランチを備えたツリー型コンデンサを具備しており、
この第３の実施形態について、図１３〜図１５を参照し
ながら以下に説明する。

【００３３】第３の実施形態のツリー型コンデンサも、
図３の構造に基づいている。図３のものと同一の図１３
〜図１５の要素には、同じ符号が付けられている。

【００３４】まず初めに図３と共に図１３について説明
すると、ＣＶＤ法により、第１ポリシリコン層５６、第
１絶縁層５８、第２ポリシリコン層６０、および第２絶
縁層６２などの絶縁層とポリシリコン層が交互に順次形
成される。

【００３５】次に図１４について説明すると、図１３の
ウェハ表面上にＣＭＰ工程が施されることにより、ポリ
シリコン柱２６ａおよび２６ｂの上部に横たわる第１ポ
リシリコン層５６の最上部表面が露出するまで、また
は、ポリシリコン柱２６ａおよび２６ｂの上部が露出す
るまで、ウェハの上部が取り除かれる。

【００３６】次に、図１５について説明すると、次の段
階では、ポリシリコン層６４がウェハ上に蒸着される。
その後、ウェハ上に従来のホトリソグラフィならびにエ
ッチング工程が施され、ポリシリコン層５６、６０、お
よび６４の選択部分が画定され食刻される。この工程に
より、ポリシリコン層５６は、個々のセクション５６ａ
および５６ｂに、ポリシリコン層６０は個々のセクショ
ン６０ａおよび６０ｂに、ポリシリコン層６４は個々の
セクション６４ａおよび６４ｂに切断される。これらの
セクション５６ａ、５６ｂ、６０ａ、６０ｂ、６４ａ、
および６４ｂは、本発明によるツリー型コンデンサの蓄
積電極内のブランチ状導電層として用いられる。

【００３７】次に、エッチング保護層をエッチング終点
として、ウェハ上にウェットエッチングが施され、露出
している絶縁層５８および６２が除去される。これによ
り、ウェハにおけるＤＲＡＭセルのツリー型コンデンサ
用蓄積電極の形成が完了する。

【００３８】図１５に示すように、このように形成され
た蓄積電極は、トランク状ポリシリコン層２６ａおよび
２６ｂと、上部ブランチ状ポリシリコン層６４ａおよび
６４ｂと、２対のほぼＬ字形吊下形ブランチ状ポリシリ
コン層５６ａ、６０ａ、および５６ｂ、６０ｂにより構
成されている。トランク状ポリシリコン層２６ａおよび
２６ｂは、ＤＲＡＭ内の転送トランジスタのドレイン領
域１６ａおよび１６ｂにそれぞれ電気的に接続されてい
る。上部ブランチ状ポリシリコン層６４ａおよび６４ｂ
は、トランク状ポリシリコン層２６ａおよび２６ｂの上
部に連結され、ポリシリコン層２６ａおよび２６ｂに対
してほぼ直角に配置されている。２対のほぼＬ字形の吊
下形ブランチ状ポリシリコン層５６ａ、６０ａ、およ
び、５６ｂ、６０ｂは、それぞれブランチ状ポリシリコ
ン層６４ａおよび６４ｂの下から既定距離だけ下方に延
びた後、水平方向に屈曲している。本実施形態が前述の
実施形態と際だって異なる点は、ほぼＬ字形の吊下形ブ
ランチ状ポリシリコン層５６ａおよび５６ｂの対の水平
セグメントが、それぞれエッチング保護層２２と接触し
ている点である。

【００３９】（実施の形態４）第４の実施形態は、前述
の第３の実施形態と構造的にほぼ同じであるが、同じ構
造を形成するのに用いられる工程に違いがある。これら
の異なる工程について、図１６〜図１８を参照しながら
以下に説明する。

【００４０】第４の実施形態のツリー型コンデンサは、
図３の構造に基づいており、図３のものと同一の図１６
〜図１８の要素には、同じ符号が付けられている。

【００４１】まず初めに、図３と共に図１６について説
明すると、図３に示すウェハ構造の形成後、ポリシリコ
ン柱２６ａおよび２６ｂの側壁に二酸化シリコン（Ｓｉ
Ｏ₂）などの絶縁材から成る絶縁スペーサ６６ａおよび
６６ｂが形成される。絶縁スペーサ６６ａおよび６６ｂ
の形成工程は、ＣＶＤ法により二酸化シリコン（ＳｉＯ
₂）層を、例えば、１０００オングストロームの厚さに
蒸着する第１段階と、二酸化シリコン（ＳｉＯ₂）層に
エッチングバック処理を施す第２段階とにより構成され
ている。この後、ＣＶＤ法を繰り返し用いて、第１ポリ
シリコン層６８、第１絶縁層７０、第２ポリシリコン層
７２、および第２絶縁層７４が順次蒸着される。

【００４２】次に、図１７について説明すると、次の段
階では、図１６に示すウェハ表面上にＣＭＰ工程が施さ
れ、第１ポリシリコン層６８の最上部セグメントの表面
またはポリシリコン柱２６ａおよび２６ｂの上部が露出
するまで、ウェハの上部が取り除かれる。

【００４３】次に図１８について説明すると、次の段階
では、ウエハ上にポリシリコン層７６が蒸着される。そ
の後、ウェハ上に従来のホトリソグラフィならびにエッ
チング工程が施され、ポリシリコン層６８、７２、およ
び７６の選択部分が画定され食刻される。この工程によ
り、ポリシリコン層６８は個々のセクション６８ａおよ
び６８ｂに、ポリシリコン層７２は個々のセクション７
２ａおよび７２ｂに、ポリシリコン層７６は個々のセク
ション７６ａおよび７６ｂに切断される。これらのセク
ション６８ａ、６８ｂ、７２ａ、７２ｂ、７６ａ、７６
ｂは、本発明によるツリー型コンデンサの蓄積電極のブ
ランチ状導電層として用いられる。

【００４４】次に、エッチング保護層２２をエッチング
終点として、ウェハ上にウェットエッチングが施さるこ
とにより、露出絶縁層７０および７４が除去される。以
上で、ウェハにおけるＤＲＡＭセルのツリー型コンデン
サ用蓄積電極の形成は完了する。

【００４５】図１８に示すように、このように形成され
た蓄積電極は、トランク状ポリシリコン層２６ａおよび
２６ｂと、上部ブランチ状ポリシリコン層７６ａおよび
７６ｂと、１対のほぼＬ字形の吊下形ブランチ状ポリシ
リコン層７２ａおよび７２ｂと、別のもう１対のほぼＬ
字形の吊下形ブランチ状ポリシリコン層６８ａおよび６
８ｂとにより構成される。トランク状ポリシリコン層２
６ａおよび２６ｂは、それぞれＤＲＡＭ内の転送トラン
ジスタのドレイン領域１６ａおよび１６ｂに電気的に接
続されている。ブランチ状ポリシリコン層７６ａおよび
７６ｂは、トランク状ポリシリコン層２６ａおよび２６
ｂの上部に連結され、かつポリシリコン層２６ａおよび
２６ｂに対してほぼ直角に配置されている。ほぼＬ字形
の吊下形ブランチ状ポリシリコン層７２ａおよび７２ｂ
は、それぞれ上部ブランチ状ポリシリコン層７６ａおよ
び７６ｂの下から既定距離だけ下方に延びた後に水平方
向に屈曲している。ほぼＬ字形の吊下形ブランチ状ポリ
シリコン層６８ａおよび６８びの各々は、その最上部セ
グメントがポリシリコン柱２６ａおよび２６ｂの上部と
接触し、また、その２つの垂直セグメントがポリシリコ
ン柱２６ａおよび２６ｂの側壁から絶縁スペーサ６６ａ
および６６ｂによって離間し、さらに、その２つの最下
部水平セグメントがエッチング保護層２２に接触してい
る。

【００４６】（実施の形態５）本発明の第５の実施形態
は、２対のほぼＬ字形の吊下形ブランチを備えたツリー
型コンデンサを具備しており、トランク状導電層に最も
近いそのうちの１対の吊下形ブランチは、トランク状導
電層の側壁と接触する垂直セグメントと、その下のエッ
チング保護層から離間している水平セグメントを有して
いる。図１９〜図２２を参照しながら、本実施形態につ
いて以下に説明する。

【００４７】第５の実施形態のツリー型コンデンサは、
図２の構造に基づいており、図２と同一な図１９〜図２
２の要素には、同じ符号が付けられている。

【００４８】まず初めに、図２と共に図１９について説
明すると、図２のウェハから、ＣＶＤ法により、ホウ素
リンケイ酸ガラス（ＢＰＳＧ）層などの平坦化絶縁層８
０を蒸着する。次に同じ方法により、エッチング保護層
８２（好ましくは、窒化シリコン層であること）と二酸
化シリコン（ＳｉＯ₂）層８４などの絶縁層を、例え
ば、約１０００オングストロームの厚さに順次形成す
る。さらに、従来のホトリソグラフィならびにエッチン
グ工程により、絶縁層（ＳｉＯ₂）８４、エッチング保
護層８２、およびプラナライゼーション絶縁層８０の選
択部分を画定し食刻する。この工程の結果、絶縁層（Ｓ
ｉＯ₂）８４の上部表面からドレイン領域１６ａおよび
１６ｂの表面にかけて蓄積電極コンタクトホール８５ａ
および８５ｂが形成される。次に、ウェハ上に、例え
ば、７０００オングストロームの厚さに厚膜層が蒸着さ
れる。厚膜ポリシリコン層にヒ素（Ａｓ）イオンなどの
不純物を拡散することにより、導電率を上げることがで
きる。さらに、この厚膜ポリシリコン層に従来のホトリ
ソグラフィならびにエッチング工程を施して、ドレイン
領域１６ａおよび１６ｂの表面から蓄積電極コンタクト
ホール８５ａおよび８５ｂ内を垂直に延びるポリシリコ
ン柱８６ａおよび８６ｂを画定し形成する。

【００４９】次に図２０について説明すると、次の段階
では、ＣＶＤ法により、第１ポリシリコン層８８、第１
絶縁層９０、第２ポリシリコン層９２、および第２絶縁
層９４などの絶縁層とポリシリコン層とを交互に順次作
製する。

【００５０】さらに、図２１について説明すると、次の
段階では、図２０のウェハ表面にＣＭＰ工程を施して、
第１ポリシリコン層８８の最上部セグメントの表面が露
出するまでウェハの上部を研磨するか、あるいは、ポリ
シリコン柱８６ａおよび８６ｂの上部が露出するまでさ
らに研磨される。

【００５１】次に図２２について説明すると、次の段階
では、ウェハ上にポリシリコン層９６が蒸着される。そ
の後、ウェハ上に従来のホトリソグラフィならびにエッ
チング工程が施され、ポリシリコン層８８、９２、およ
び９６の選択部分が順次食刻される。この工程が実施さ
れた結果、ポリシリコン層８８は個々のセクション８８
ａおよび８８ｂに、ポリシリコン層９２は個々のセクシ
ョン９２ａおよび９２ｂに、さらに、ポリシリコン層９
６は個々のセクション９６ａおよび９６ｂに切断され
る。これらのセクション８８ａ、８８ｂ、９２ａ、９２
ｂは、本発明によるツリー型コンデンサの蓄積電極内の
ブランチ状導電層として用いられる。

【００５２】次に、エッチング保護層８２をエッチング
終点として、ウェハ上にウェットエッチング処理が施さ
れ、露出している絶縁層９４、９０、および８４を除去
する。これにより、ウェハにおけるＤＲＡＭセルのツリ
ー型コンデンサの蓄積電極の作製が完了する。

【００５３】図２２に示すように、このように形成され
た蓄積電極には、トランク状ポリシリコン層８６ａおよ
び８６ｂと、上部ブランチ状ポリシリコン層９６ａおよ
び９６ｂと、２対のほぼＬ字形の吊下形ブランチ状ポリ
シリコン層８８ａ、９２ａ、および、８８ｂ、９２ｂが
含まれている。このトランク状ポリシリコン層８６ａお
よび８６ｂは、それぞれＤＲＡＭ内の転送トランジスタ
のドレイン領域１６ａおよび１６ｂに電気的に接続され
ている。上部ブランチ状ポリシリコン層９６ａおよび９
６ｂは、トランク状ポリシリコン層８６ａおよび８６ｂ
の上部に連結され、かつポリシリコン層８６ａおよび８
６ｂに対してほぼ直角になるように配置されている。２
対のほぼＬ字形の吊下形ブランチ状ポリシリコン層８８
ａ、９２ａ、および、８８ｂ、９２ｂは、それぞれ、ブ
ランチ状ポリシリコン層９６ａおよび９６ｂの下から既
定距離だけ下方に延びてから水平方向に屈曲している。
さらに、ほぼＬ字形の吊下形ブランチ状ポリシリコン層
８８ａおよび８８ｂは、それぞれ、トランク状ポリシリ
コン層８６ａおよび８６ｂの側壁に接する垂直セグメン
トを備えており、その水平セグメントは、エッチング保
護層８２から離れている。

【００５４】（実施の形態６）前述した実施形態では、
吊下形ブランチが、各々ほぼＬ字形であり、互いに直角
に連結された２つの直線セグメントにより構成されてい
る。しかしながら、本発明は、そのような構造に限定さ
れているわけではなく、吊下形ブランチは、３以上のセ
グメントにより構成されていてもよい。本発明の第６の
実施形態は、４つのセグメントにより構成された吊下形
ブランチ状導電層を有するツリー型コンデンサを具備し
ており、この実施形態について、図２３〜図２７を参照
しながら以下に説明する。

【００５５】第６の実施形態のツリー型コンデンサは、
図２の構造に基づいており、図２と同一の図２３〜図２
７の要素には、同じ符号が付けられている。

【００５６】図２と共に図２３について説明する。図２
のウェハに、ＣＶＤ法による処理が施され、ホウ素リン
ケイ酸ガラス（ＢＰＳＧ）層などの平坦化絶縁層９８を
蒸着する。次に、同じ方法により、窒化シリコン層など
のエッチング保護層１００が形成される。その後、従来
のホトリソグラフィならびにエッチング工程により、エ
ッチング保護層１００および平坦化絶縁層９８の選択部
分が画定ならびに食刻され、エッチング保護層１００の
上部表面からドレイン領域１６ａおよび１６ｂの表面に
かけて蓄積電極コンタクトホール１０２ａおよび１０２
ｂが形成される。次に、ウェハ上に厚膜ポリシリコン層
１０４が、例えば、７０００オングストロームの厚さに
蒸着される。この厚膜ポリシリコン層は、さらに、ヒ素
イオンなどの不純物によりさらに拡散されることによ
り、導電率を高めることができる。その後、従来のホト
リソグラフィ工程により、厚膜ポリシリコン層の露出部
分を食刻する際のマスクとして用いられるホトレジスト
層１０６を形成する。その結果として、ドレイン領域１
６ａおよび１６ｂの表面から蓄積電極コンタクトホール
１０２ａおよび１０２ｂ内を垂直に延びる突起型ポリシ
リコン層１０４ａおよび１０４ｂが形成される。

【００５７】次に図２４について説明すると、次の段階
では、ホトレジスト浸蝕製法により、ホトレジスト層１
０６の表面部分が除去され、薄膜化されたホトレジスト
層１０６ａが残される。また、これによって突起型ポリ
シリコン層１０４ａおよび１０４ｂのエッジ部分が露出
される。

【００５８】次に、図２５について説明すると、次の段
階では、エッチング保護層１００が露出するまで、ウェ
ハ上に異方性エッチング工程が施される。その後、ホト
レジスト層１０６ａが除去される。この工程が行われた
結果、突起型ポリシリコン層１０４ａおよび１０４ｂ
は、それぞれ階段状側壁１０４ｅを備えた形状の１０４
ｃおよび１０４ｄに形成される。本実施形態では、階段
状側壁１０４ｅは、それぞれ少なくとも１のショルダー
状部分１０４ｆを備えた形に形成される。

【００５９】次に図２６について説明する。以後の段階
は、図４および図５のウェハ形成に用いられるものとほ
ぼ同様である。まず初めに、ＣＶＤ法を順次用いて、第
１絶縁層１０８、ポリシリコン層１１０、および第２絶
縁層１１２を形成する。その後、ウェハ上にＣＭＰ工程
を施して、突起型ポリシリコン層１０４ｃおよび１０４
ｄの上部が露出するまでウェハ上部が研磨される。

【００６０】次に図２７について説明すると、次の段階
では、ウェハ上にポリシリコン層１１４が、例えば、約
１０００オングストローム厚さに蒸着される。ポリシリ
コン層１１４は、ヒ素（Ａｓ）などの不純物を拡散する
ことにより、導電率を上げることができる。その後、ウ
ェハ上に従来のホトリソグラフィならびにエッチング工
程を施して、ポリシリコン層１１４、第２絶縁層１１
２、およびポリシリコン層１１０の選択部分を画定し食
刻する。この工程が行われた結果、ポリシリコン層１１
４は個々のセクション１１４ａおよび１１４ｂに、ポリ
シリコン層１１０は個々のセクション１１０ａおよび１
１０ｂに切断される。これらのセクション１１４ａ、１
１４ｂ、および、１１０ａ、１１０ｂは、本発明による
ツリー型コンデンサの蓄積電極内のブランチ状導電層と
して用いられる。

【００６１】次に、エッチング保護層１００をエッチン
グ終点として、ウェハ上にウェットエッチングが施さ
れ、露出している絶縁層１１２および１０８が除去され
る。これにより、ウェハにおけるＤＲＡＭセルのツリー
型コンデンサに用いられる蓄積電極の形成が完了する。

【００６２】図２７に示すように、このように形成され
た蓄積電極は、トランク状突起型ポリシリコン層１０４
ｃおよび１０４ｄと、上部ブランチ状ポリシリコン層１
１４ａおよび１１４ｂと、２対の４つのセグメントから
成る吊下形ブランチ状ポリシリコン層１１０ａおよび１
１０ｂとによって構成される。トランク状突起型ポリシ
リコン層１０４ｃおよび１０４ｄは、それぞれＤＲＡＭ
内の転送トランジスタのドレイン領域１６ａおよび１６
ｂに電気的に接続されている。上部ブランチ状ポリシリ
コン層１１４ａおよび１１４ｂは、トランク状突起型ポ
リシリコン層１０４ｃおよび１０４ｄの上部に連結さ
れ、ポリシリコン層１０４ｃおよび１０４ｄに対してほ
ぼ直角に配置されている。４つのセグメントから成る吊
下形ブランチ状ポリシリコン層１１０ａおよび１１０ｂ
は、それぞれ４つのほぼ直線のセグメントにより、ブラ
ンチ状ポリシリコン層１１４ａおよび１１４ｂの下から
下方に延びている。

【００６３】本発明において、複数セグメントによる吊
下形ブランチ状ポリシリコン層は、上に開示した４セグ
メント構成ブランチに限定されていない。所望のセグメ
ントが５以上であれば、ホトレジスト浸蝕および異方性
エッチング処理を図２４および図２５のウェハ上で繰り
返し実施することにより、ショルダー状部分を増やした
突起型ポリシリコン層の側壁を形成することができる。

【００６４】（実施の形態７）前述した第６の実施形態
において、ＣＭＰ工程により、ポリシリコン層が個々の
セクションに切断される。しかし、本発明は、ＣＭＰ法
の使用に限定されているわけではない。代わりに、従来
のホトリソグラフィならびにエッチング工程を用いて、
同じポリシリコン層を個々のセクションに切断すること
も可能である。このような工程の使用について、図２８
〜図３２を参照しながら以下に説明する。

【００６５】第７の実施形態のツリー型コンデンサは、
図３の構造に基づいている。また、図３と同一の図２８
〜図３２の要素には、同じ符号が付けられている。

【００６６】まず初めに、図３と共に図２８について説
明する。図３のウェハから開始して、ＣＶＤ法により、
第１絶縁層１１６、第１ポリシリコン層１１８、第２絶
縁層１２０、第２ポリシリコン層１２２、および第３絶
縁層１２４が順次形成される。各層は、例えば、約１０
００オングストローム厚さに蒸着される。絶縁層１１
６、１２０、１２４は、それぞれ二酸化シリコン（Ｓｉ
Ｏ₂）層であることが好ましい。さらに、ポリシリコン
層１１８および１２２は、ヒ素（Ａｓ）などの不純物を
拡散し、導電率を高めることができる。

【００６７】次に、図２９について説明すると、次の段
階において、従来のホトリソグラフィ工程により、ウェ
ハ上にホトレジスト層１２６を形成する。その後、ウェ
ハ上に異方性エッチングが施されることにより、ポリシ
リコン柱２６ａおよび２６ｂの上部が露出するまで、第
３絶縁層（ＳｉＯ₂）１２４、第２ポリシリコン層１２
２、第２絶縁層（ＳｉＯ₂）１２０、第１ポリシリコン
層１１８、および第１絶縁層（ＳｉＯ₂）の露出部分が
順次食刻される。この工程が行われた結果、ホトレジス
ト層１２６の上部表面からポリシリコン柱２６ａおよび
２６ｂの上部にかけて、蓄積電極コンタクトホール１２
８ａおよび１２８ｂが形成され、これにより、絶縁層
（ＳｉＯ₂）１１６、１２０、１２４とポリシリコン層
１１８、１２２が個々のセクションに切断される。その
後、ホトレジスト層１２６が除去される。

【００６８】さらに、図３０について説明すると、次の
段階で、ウェハ上にポリシリコン層１３０が蒸着される
ことにより、蓄積電極コンタクトホール１２８ａおよび
１２８ｂが充填される。その後、従来のホトリソグラフ
ィならびにエッチング工程により、ポリシリコン柱２６
ａおよび２６ｂの上部に連結されている２つのほぼＴ字
形のポリシリコン層１３０ａおよび１３０ｂが画定され
形成される。本実施形態では、Ｔ字形ポリシリコン層１
３０ａおよび１３０ｂとポリシリコン柱２６ａおよび２
６ｂとの組み合わせにより、本発明によるツリー型コン
デンサのトランク状導電層が構成されている。

【００６９】代わりに、蓄積電極コンタクトホール１２
８ａおよび１２８ｂにポリシリコンを充填し直して、柱
状導電層を形成することもできる。この再充填工程は、
ＣＶＤ法によりポリシリコン層を蒸着する第１段階とポ
リシリコン層にエッチングバック処理を施す第２段階と
から成ることが好ましい。あるいは、その代わりに、
（ポリシリコン層によって充填されていない）蓄積電極
コンタクトホール１２８ａおよび１２８ｂの内壁に既定
の厚さだけポリシリコン層を蒸着する第１段階と、ウェ
ハ上に従来のホトリソグラフィならびにエッチング工程
を施ることにより、ポリシリコン柱２６ａおよび２６ｂ
の上部にＵ字形導電層を形成する第２段階とから成るこ
とが好ましい。

【００７０】次に、図３１について説明すると、次の段
階では、従来のホトリソグラフィならびにエッチング工
程を用いて、第３絶縁層（ＳｉＯ₂）１２４、第２ポリ
シリコン層１２２、第２絶縁層（ＳｉＯ₂）１２０、お
よび第１ポリシリコン層１１８の選択部分を画定し食刻
する。この工程を行った結果、ポリシリコン層１１８は
個々のセクション１１８ａおよび１１８ｂに、ポリシリ
コン層１２２は個々のセクション１２２ａおよび１２２
ｂに切断される。これらのセクション１１８ａ、１１８
ｂ、および、１２２ａ、１２２ｂは、本発明によるツリ
ー型コンデンサに使用する蓄積電極のブランチ状導電層
として用いられる。

【００７１】図３２について説明すると、次の段階で
は、エッチング保護層２２をエッチング終点として、ウ
ェハ上にウェットエッチングが施され、露出している絶
縁層（ＳｉＯ₂）１２４、１２０、１１６が除去され
る。これにより、ウェハにおけるＤＲＡＭセルのツリー
型コンデンサに使用する蓄積電極の形成が完了する。

【００７２】図３２に示すように、このように形成され
た蓄積電極は、柱状トランク状ポリシリコン層２６ａお
よび２６ｂと、ほぼＴ字形のトランク状ポリシリコン層
１３０ａおよび１３０ｂと、２対のツリー型セグメント
から成る吊下形ブランチ状ポリシリコン層１１８ａおよ
び１２２ａと１１８ｂおよび１２２ｂとにより構成され
ている。柱形トランク状ポリシリコン層２６ａおよび２
６ｂは、それぞれ、ＤＲＡＭ内の転送トランジスタのド
レイン領域１６ａおよび１６ｂに電気的に接続されてい
る。ほぼＴ字形のトランク状ポリシリコン層１３０ａお
よび１３０ｂは、柱形トランク状ポリシリコン層２６ａ
および２６ｂの上部に連結されている。２対の３セグメ
ントから成る吊下形ブランチ状ポリシリコン層１１８ａ
および１２２ａと１１８ｂおよび１２２ｂは、ほぼＴ字
形のトランク状ポリシリコン層１３０ａおよび１３０ｂ
の垂直セグメントにそれぞれ連結されている。

【００７３】（実施の形態８）本発明の第８の実施形態
は、ほぼＴ字形のトランク状導電層がここでは中空内部
を備えた柱形トランクに修正されている点を除き、前述
の第７の実施形態と構造的によく似ている。本実施形態
について、図３３および図３４を参照しながら以下に説
明する。

【００７４】第８の実施形態のツリー型コンデンサは、
図２９の構造に基づいている。図２９と同一な図３３お
よび図３４の要素には、同じ符号が付けられている。

【００７５】まず初めに図２９と共に図３３について説
明すると、ＣＶＤ法により図２９のウェハにポリシリコ
ン層を蒸着した後に、エッチングバックを施して蓄積電
極コンタクトホール１２８ａおよび１２８ｂの内壁に側
壁スペーサ１３２ａおよび１３２ｂを形成する。これら
の側壁スペーサ１３２ａおよび１３２ｂは、それぞれ、
ポリシリコン柱２６ａおよび２６ｂの上部に連結されて
いる柱形トランク状導電層を構成する。

【００７６】次に図３４について説明すると、次の段階
において、従来のホトリソグラフィならびにエッチング
工程により、第３絶縁層１２４、第２ポリシリコン層１
２２、第２絶縁層１２０、および第１ポリシリコン層１
１８の選択部分を画定し食刻する。この工程の結果、ポ
リシリコン層１１８は個々のセクション１１８ａおよび
１１８ｂに、ポリシリコン層１２２は個々のセクション
１２２ａおよび１２２ｂに切断される。これらのセクシ
ョン１１８ａおよび１１８ｂと１２２ａおよび１２２ｂ
は、本発明によるツリー型コンデンサに使用する蓄積電
極のブランチ状導電層として用いられる。

【００７７】次に、エッチング保護層２２をエッチング
終点として、ウェハにエッチングが施されることによ
り、露出している絶縁層（ＳｉＯ₂）１２４、１２０、
および１１６が除去される。これにより、ウェハにおけ
るＤＲＡＭセルのツリー型コンデンサ用の蓄積電極の形
成が完了する。

【００７８】図３４に示すように、このように形成され
た蓄積電極は、柱形トランク状ポリシリコン層２６ａお
よび２６ｂと、それぞれ中空内部を有する柱形トランク
状ポリシリコン層１３２ａおよび１３２ｂと、２対の３
セグメント構成のブランチ状ポリシリコン層１１８ａお
よび１２２ａと１１８ｂおよび１２２ｂとにより構成さ
れている。本実施形態は、Ｔ字形トランク状ポリシリコ
ン層１３０ａおよび１３０ｂが、それぞれ中空内部を備
えた柱形トランク状ポリシリコン層１３２ａおよび１３
２ｂに置き換えられている点においてのみ、図３２に示
す前述の実施形態とは異なっている。

【００７９】（実施の形態９）第９の実施形態は、Ｔ字
形トランク状導電層を備えたツリー型コンデンサであ
り、本実施形態について、図３５〜図３９を参照しなが
ら以下に説明する。

【００８０】第９の実施形態のツリー型コンデンサは、
図２のウェハ構造に基づいており、図２と同一な図３５
〜図３９の要素には、同じ符号が付けられている。

【００８１】まず初めに、図２と共に図３５について説
明すると、ＣＶＤ法を用いて、図２のウェハ上に、ホウ
素リンケイ酸ガラス（ＢＰＳＧ）層などの平坦化絶縁層
１５０を蒸着させる。その後、同じ方法によって、窒化
シリコン層などのエッチング保護層１５２を形成する。
次に、二酸化シリコン（ＳｉＯ₂）層などの厚膜絶縁層
が、ウェハ上に、例えば、約７０００オングストローム
の厚さに蒸着される。この後、従来のホトリソグラフィ
ならびにエッチング工程により、ドレイン領域１６ａお
よび１６ｂのほぼ上方に位置する絶縁柱１５４ａおよび
１５４ｂを画定し形成する。

【００８２】次に図３６について説明すると、次の段階
では、ＣＶＤ法を用いて、第１絶縁層１５６と、第１ポ
リシリコン層１５８と、第２絶縁層１６０とを順次形成
し、それぞれ、例えば、約１０００オングストロームの
厚さに蒸着される。絶縁層１５６および１６０は、各々
二酸化シリコン（ＳｉＯ₂）層であることが好ましい。
さらに、ポリシリコン層１５８は、ヒ素（Ａｓ）イオン
などの不純物を拡散することにより、導電率を高めるこ
とができる。

【００８３】次に図３７について説明すると、次の段階
では、従来のホトリソグラフィ法を用いて、ウェハ上方
にホトレジスト層１６２が形成される。その後、ウェハ
に異方性エッチングが施され、ドレイン領域１６ａおよ
び１６ｂの上部表面が露出するまで、第２絶縁層（Ｓｉ
Ｏ₂）１６０、第１ポリシリコン層１５８、第１絶縁層
（ＳｉＯ₂）１５６、絶縁柱１５４ａおよび１５４ｂ、
エッチング保護層１５２、平坦化絶縁層１５０、および
ゲート酸化膜１４の露出部分が食刻される。この工程の
結果、ドレイン領域１６ａおよび１６ｂの上部表面から
第２絶縁層１６０の上部表面にかけて、蓄積電極コンタ
クトホール１６４ａおよび１６４ｂが形成される。

【００８４】次に図３８について説明すると、次の段階
において、蓄積電極コンタクトホール１６４ａおよび１
６４ｂを充填するポリシリコン層１６６がウェハ全面に
蒸着される。その後、従来のホトリソグラフィならびに
エッチング工程を経て、ドレイン領域１６ａおよび１６
ｂに電気的に接続されている２つのほぼＴ字形のトラン
ク状導電層１６６ａおよび１６６ｂにポリシリコン層１
６６が画定され形成される。

【００８５】次に図３９について説明すると、次の段階
において、従来のホトリソグラフィならびにエッチング
工程がウェハに施されることにより、第２絶縁層１６０
および第１ポリシリコン層１５８の選択部分が画定なら
びに食刻される。この工程の結果、ポリシリコン層１５
８が個々のセクション１５８ａおよび１５８ｂに切断さ
れる。これらのセクション１５８ａおよび１５８ｂは、
本発明によるツリー型コンデンサ用の蓄積電極内のブラ
ンチ状導電層として用いられる。

【００８６】次に、エッチング保護層１５２をエッチン
グ終点として、ウェハにウェットエッチングが施され、
露出している絶縁層（ＳｉＯ₂）１６０および１５６と
絶縁柱１５４ａおよび１５４ｂの残存部分が除去され
る。これにより、ウェハにおけるＤＲＡＭセルのツリー
型コンデンサ用蓄積電極の形成が完了する。

【００８７】図３９に示すように、このように形成され
た蓄積電極は、ほぼＴ字形のトランク状ポリシリコン層
１６６ａおよび１６６ｂと３セグメント構成の吊下形ブ
ランチ状ポリシリコン層１５８ａおよび１５８ｂにより
構成されている。

【００８８】（実施の形態１０）第１０の実施形態は、
電荷蓄積面積が広くなるようにほぼＴ字形のトランク状
導電層が中空状態となっている点を除き、上に開示した
第９の実施形態と構造的にほぼ同じである。図４０と図
４１とを参照しながら、本実施形態について以下に説明
する。

【００８９】第９の実施形態のツリー型コンデンサは、
図３７に示されている構造に基づいており、図３７と同
一な図４０および図４１の要素には、同じ符号が付けら
れている。

【００９０】まず初めに図３７と共に図４０について説
明すると、ＣＶＤ法により、蓄積電極コンタクトホール
１６４ａおよび１６４ｂの内壁に、ポリシリコン層１６
８が、蓄積電極コンタクトホール１６４ａおよび１６４
ｂに中空内部が依然残るような一定の厚さだけ蒸着され
るやり方で、図３７のウェハにポリシリコン層１６８が
蒸着される。その後、従来のホトリソグラフィならびに
エッチング工程により、ポリシリコン層１６８の選択部
分が画定ならびに食刻される。この工程を経た結果、残
存しているポリシリコン層１６８ａおよび１６８ｂは、
それぞれ蓄積電極の中空内部を備えたほぼＴ字形のトラ
ンク状導電層として働く。

【００９１】次に図４１について説明すると、次の段階
において、従来のホトリソグラフィならびにエッチング
工程がウェハに施され、第２絶縁層１６０および第１ポ
リシリコン層１５８の選択部分が画定ならびに食刻され
る。この工程の結果、ポリシリコン層１５８が、個々の
セクション１５８ａおよび１５８ｂに切断される。これ
らのセクション１５８ａおよび１５８ｂは、本発明によ
るツリー型コンデンサ用蓄積電極内のブランチ状導電層
として用いられる。

【００９２】次に、エッチング保護層１５２をエッチン
グ終点として、ウェットエッチングがウェハに施される
ことにより、露出している絶縁層（ＳｉＯ₂）１６０お
よび１５６と、絶縁柱１５４ａおよび１５４ｂの残存部
分とが除去される。これにより、ウェハにおけるＤＲＡ
Ｍセルのツリー型コンデンサ用蓄積電極の形成が完了す
る。

【００９３】図４１に示すように、このように形成され
た蓄積電極は、それぞれ中空内部を有するほぼＴ字形の
トランク状ポリシリコン層１６８ａおよび１６８ｂと、
３セグメント構成の吊下形ブランチ状ポリシリコン層１
５８ａおよび１５８ｂとにより構成されている。図４１
に示す実施形態は、直前の第９の実施形態に出てきたほ
ぼＴ字形のトランク状ポリシリコン層１６６ａおよび１
６６ｂが、それぞれ中空内部を有するほぼＴ字形のトラ
ンク状ポリシリコン層に置き換えられている点を除き、
図３９に示されている第９の実施形態とほぼ同じであ
る。

【００９４】この第１０の実施形態と前述した第９の実
施形態において、柱状絶縁層は、多様な手段により他の
形状に形成することができる。例えば、ホトレジスト浸
蝕製法により、階段状側壁を備えた絶縁層を形成するこ
とが可能である。また、図３５の構造を用いずに、異方
性エッチングの代わりにウェットエッチングなどの等方
性エッチングを採用すれば、厚膜絶縁層をほぼ三角形に
作成し直すことができ、また、側壁スペーサを絶縁柱１
５４ａおよび１５４ｂの内壁に形成すれば、他の形状を
備えた柱状絶縁層を実現することができる。したがっ
て、ブランチ状導電層は、設計の選択次第で各種形状に
形成することが可能である。

【００９５】同様に、柱状ポリシリコン層は、表面積を
広くできるように各種手段によって他の形状に形成する
ことが可能である。例えば、図３の場合、異方性エッチ
ングの代わりに等方性エッチングを採用すれば、厚膜ポ
リシリコン層を、ほぼ三角形に作成し直すことができ
る。

【００９６】（実施の形態１１）前述の第１〜第１０の
実施形態において、ツリー型コンデンサには、１水準の
みの蓄積電極しか含まれていない。しかしながら、ツリ
ーの水準数は、１水準に限定されておらず、２以上でも
よい。第１１の実施形態は、上層水準の蓄積電極が下層
水準の蓄積電極の上に積み重ねられている２水準の蓄積
電極を備えたツリー型コンデンサを具備している。図４
２〜図４４を参照しながら、この実施の形態について以
下に説明する。

【００９７】第１１の実施形態のツリー型コンデンサ
は、図１０のウェハ構造に基づいており、図１０と同一
な図４２〜図４４の要素には、同じ符号が付けられてい
る。図１０に示すウェハの蓄積電極は、下層水準の蓄積
電極として用いられる。以下の説明は、下層水準の蓄積
電極の上に直接積み重ねられた上層水準の蓄積電極の形
成に対してのみ行われている。

【００９８】図１０と共に図４２について説明すると、
図１０のウェハ上に、ポリシリコン層１７０および絶縁
層１７１が、例えば、約１０００オングストロームの厚
さに順次形成される。絶縁層１７１は、二酸化シリコン
層であることが好ましい。その後、従来のホトリソグラ
フィならびにエッチング工程により、絶縁層１７１の選
択部分が画定ならびに食刻されて、絶縁層１７１の上部
表面からポリシリコン層１７０の上部表面にかけて、コ
ンタクトホール１７４ａおよび１７４ｂが形成される。
次に、ウェハ上で、例えば、約７０００オングストロー
ム厚さになるまで厚膜ポリシリコン層の蒸着が行われ
る。この厚膜ポリシリコン層は、ヒ素（Ａｓ）イオンな
どの不純物を拡散することにより、導電率を高めること
ができる。その後、従来のホトリソグラフィならびにエ
ッチング工程がウェハに施され、厚膜ポリシリコン層か
ら２つの柱状ポリシリコン層１７２ａおよび１７２ｂに
形成される。このポリシリコン柱１７２ａおよび１７２
ｂは、ポリシリコン層１７０の上部表面から、ウェハ上
部に向かってコンタクトホール１７４ａおよび１７４ｂ
内をほぼ垂直に延びている。これにより、ポリシリコン
柱１７２ａおよび１７２ｂは、蓄積電極の下層水準と電
気的に接続することができる。

【００９９】図４３について説明すると、図９および図
１０を参照しながら説明がなされたものと同じ工程がこ
こでも再度用いられ、図４３に示す半導体構造が形成さ
れる。例えば、まず初めにＣＶＤ法により、絶縁層１７
６、１８０、および１８４とポリシリコン層１７８およ
び１８２の代替層の蒸着が行われた後、ポリシリコン柱
１７２ａおよび１７２ｂの上部が露出するまでＣＭＰ工
程がウェハに施される。

【０１００】図４３および図４４について説明すると、
図１１を参照しながら説明がなされたものと同じ工程に
より、図４４の半導体構造が形成される。まず初めに、
ポリシリコン層１８８が、例えば、約１０００オングス
トロームの厚さになるまで蒸着される。その後、従来の
ホトリソグラフィならびにエッチング工程により、ポリ
シリコン層１８８と、絶縁層１８４と、ポリシリコン層
１８２と、絶縁層１８０と、ポリシリコン層１７８と、
絶縁層１７６および１７１と、ポリシリコン層１７０
と、絶縁層４８と、ポリシリコン層４６と、絶縁層４４
と、ポリシリコン層４２の選択部分を画定し食刻する。
この工程がなされた結果、ポリシリコン層１８８は個々
のセクション１８８ａおよび１８８ｂに、ポリシリコン
層１８２は個々のセクション１８２ａおよび１８２ｂ
に、ポリシリコン層１７８は個々のセクション１７８ａ
および１７８ｂに、ポリシリコン層１７０は個々のセク
ション１７０ａおよび１７０ｂに、ポリシリコン層４６
は個々のセクション４６ａおよび４６ｂに、さらに、ポ
リシリコン層４２は個々のセクション４２ａおよび４２
ｂに切断される。

【０１０１】以上のセクション１８８ａ、１８８ｂ、１
８２ａ、１８２ｂ、１７８ａ、１７８ｂ、１７０ａ、１
７０ｂ、４６ａ、４６ｂ、４２ａ、および４２ｂは、ウ
ェハ内のＤＲＡＭセルのツリー型コンデンサのブランチ
状導電層として機能する。

【０１０２】．に、エッチング保護層２２をエッチング
終点として、ウェハにウェットエッ．ングが施されるこ
とにより、露出している絶縁層１８４、１８０、１７
６、１７１、４８、４４、および４０が除去される。こ
れにより、ウェハ内のＤＲＡＭセルのツリー型コンデン
サの蓄積電極の形成は完了する。

【０１０３】図４４に示すように、このようにして形成
された蓄積電極は、下層水準にトランク状導電層２６ａ
および２６ｂを具備する２水準から成る蓄積電極、上部
ブランチ状導電層１７０ａおよび１７０ｂ、ほぼＬ字形
の吊下形ブランチ状導電層４２ａおよび４６ａと４２ｂ
および４６ｂと、トランク状導電層１７２ａおよび１７
２ｂを備えた上層水準と、上部ブランチ状導電層１８８
ａおよび１８８ｂと、ほぼＬ字型の吊下形ブランチ状導
電層１７８ａおよび１８２ａと１７８ｂおよび１８２ｂ
とにより構成されている。本実施形態には、ツリー型コ
ンデンサの電荷蓄積面積が大幅に拡大できるという利点
がある。

【０１０４】（実施の形態１２）前述の各実施の形態に
おいて、ポリシリコン柱の下部は、ＤＲＡＭセルの転送
トランジスタのドレイン領域に電気的に直接接続されて
いる。しかし、本発明は、そのような構造に限定されて
いるわけではない。第１２の実施形態は、図４５および
図４６を参照しながら以下に説明する通り、ポリシリコ
ン柱が導電層を介して転送トランジスタのドレイン領域
に電気的に接続されているツリー型コンデンサである。

【０１０５】第１２の実施形態のツリー型コンデンサ
は、図２のウェハ構造に基づいており、図２と同一な図
４５および図４６の要素には、同じ符号が付けられてい
る。

【０１０６】図２と共に図４５について説明すると、Ｃ
ＶＤ法により、図２Ａのウェハ上にホウ素リンケイ酸ガ
ラス（ＢＰＳＧ）層などの平坦化絶縁層１９０を蒸着さ
せる。次に、同じ方法を用いて、窒化シリコン層などの
エッチング保護層１９２を形成する。その後、従来のホ
トリソグラフィならびにエッチング工程によりエッチン
グ保護層１９２および平坦化絶縁層１９０の選択部分を
除去し、エッチング保護層１９２の上部表面からドレイ
ン領域１６ａおよび１６ｂの表面にかけて蓄積電極コン
タクトホール１９４ａおよび１９４ｂが形成される。次
に、厚膜ポリシリコン層がウェハ全面に蒸着される。厚
膜ポリシリコン層は、ヒ素イオンなどの不純物さらに拡
散することにより、導電率を高めることができる。この
後、従来のホトリソグラフィならびにエッチング工程を
経て、厚膜ポリシリコン層の選択部分が食刻されること
により、この厚膜ポリシリコン層が、ドレイン領域１６
ａおよび１６ｂの表面から蓄積電極コンタクトホール１
９４ａおよび１９４ｂ内を垂直に延びるほぼＴ字形のポ
リシリコン層１９６ａおよび１９６ｂへと新たに形成さ
れる。代わりに、各ＤＲＡＭセルの電荷蓄積コンデンサ
用の蓄積電極を形成しながら、ポリシリコン層を形成す
ることもできる。

【０１０７】次に、図４６について説明する。次の段階
において、二酸化シリコンなどの絶縁層１９８がウェハ
全面に蒸着される。その後、従来のホトリソグラフィな
らびにエッチング工程により、絶縁層１９８の選択部分
が画定ならびに食刻され、これにより、絶縁層１９８を
貫通する窓２００ａおよび２００ｂが形成されて、ほぼ
Ｔ字形のポリシリコン層１９６ａおよび１９６ｂの上部
表面が露出する。この後、ウェハ全面に、例えば、約７
０００オングストロームの厚さになるまで厚膜ポリシリ
コン層が蒸着される。さらに、厚膜ポリシリコン層は、
ヒ素（Ａｓ）などの不純物を拡散することにより、導電
率を高めることができる。次に、従来のホトリソグラフ
ィならびにエッチング工程により、厚膜ポリシリコン層
の選択部分が画定ならびに食刻され、ほぼＴ字形のポリ
シリコン層１９６ａおよび１９６ｂの上部表面から窓２
００ａおよび２００ｂ内を垂直に抜けウェハ上部の上ま
で延びるポリシリコン柱２０２ａおよび２０２ｂが形成
される。これらのポリシリコン柱２０２ａおよび２０２
ｂは、ＤＲＡＭセルの電荷蓄積コンデンサのトランク状
導電層の最上部として機能する。

【０１０８】ＤＲＡＭチップの作製を完了するために
は、第１〜第８の実施形態および第１１の実施形態につ
いて説明したような工程により、図４６のウェハに対し
てさらに処理を施すことにより可能である。

【０１０９】以上により開示された実施形態がそのまま
単独でも適用できるうえに、組み合わせによって単一の
ＤＲＡＭチップ上にサイズと形状が多種多様な蓄積電極
を設けることもできることは、半導体の作製に関する当
業者にとって明らかであろう。このような変形は、すべ
て本発明の範囲内にある。

【０１１０】添付図面において、転送トランジスタのド
レインに関する各実施形態はシリコン基板の拡散領域を
ベースにしているが、他の変形、例えば、溝型ドレイン
領域も可能である。

【０１１１】添付図面の要素は、説明のために図式的に
示されたものであり、実際の尺度では表されていない。
ここに示された本発明の要素の寸法は、決して本発明の
範囲を限定するものではない。

【０１１２】本発明は、代表例および好適な実施形態に
より説明がなされてきたが、開示された実施形態に限定
されないことは明らかである。むしろ、当業者にとって
明らかなように、本発明は、様々な修正および同様の変
形もその範囲内に含むことを意図するものである。した
がって、本発明を定義する添付クレームの範囲には、上
記の各種修正ならびに同様の構造がすべて網羅されるよ
うに、最も広い解釈が与えられなければならない。

【図面の簡単な説明】

【図１】ＤＲＡＭ装置のメモリセルを示す回路図であ
る。

【図２】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１の実施形態を作製する工程を示す断
面図である。（その１）

【図３】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１の実施形態を作製する工程を示す断
面図である。（その２）

【図４】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１の実施形態を作製する工程を示す断
面図である。（その３）

【図５】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１の実施形態を作製する工程を示す断
面図である。（その４）

【図６】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１の実施形態を作製する工程を示す断
面図である。（その５）

【図７】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１の実施形態を作製する工程を示す断
面図である。（その６）

【図８】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１の実施形態を作製する工程を示す断
面図である。（その７）

【図９】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第２の実施形態を作製する工程を示す断
面図である。（その１）

【図１０】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第２の実施形態を作製する工程を示す
断面図である。（その２）

【図１１】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第２の実施形態を作製する工程を示す
断面図である。（その３）

【図１２】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第２の実施形態を作製する工程を示す
断面図である。（その４）

【図１３】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第３の実施形態を作製する工程を示す
断面図である。（その１）

【図１４】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第３の実施形態を作製する工程を示す
断面図である。（その２）

【図１５】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第３の実施形態を作製する工程を示す
断面図である。（その３）

【図１６】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第４の実施形態を作製する工程を示す
断面図である。（その１）

【図１７】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第４の実施形態を作製する工程を示す
断面図である。（その２）

【図１８】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第４の実施形態を作製する工程を示す
断面図である。（その３）

【図１９】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第５の実施形態を作製する工程を示す
断面図である。（その１）

【図２０】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第５の実施形態を作製する工程を示す
断面図である。（その２）

【図２１】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第５の実施形態を作製する工程を示す
断面図である。（その３）

【図２２】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第５の実施形態を作製する工程を示す
断面図である。（その４）

【図２３】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第６の実施形態を作製する工程を示す
断面図である。（その１）

【図２４】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第６の実施形態を作製する工程を示す
断面図である。（その２）

【図２５】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第６の実施形態を作製する工程を示す
断面図である。（その３）

【図２６】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第６の実施形態を作製する工程を示す
断面図である。（その４）

【図２７】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第６の実施形態を作製する工程を示す
断面図である。（その５）

【図２８】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第７の実施形態を作製する工程を示す
断面図である。（その１）

【図２９】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第７の実施形態を作製する工程を示す
断面図である。（その２）

【図３０】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第７の実施形態を作製する工程を示す
断面図である。（その３）

【図３１】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第７の実施形態を作製する工程を示す
断面図である。（その４）

【図３２】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第７の実施形態を作製する工程を示す
断面図である。（その５）

【図３３】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第８の実施形態を作製する工程を示す
断面図である。（その１）

【図３４】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第８の実施形態を作製する工程を示す
断面図である。（その２）

【図３５】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第９の実施形態を作製する工程を示す
断面図である。（その１）

【図３６】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第９の実施形態を作製する工程を示す
断面図である。（その２）

【図３７】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第９の実施形態を作製する工程を示す
断面図である。（その３）

【図３８】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第９の実施形態を作製する工程を示す
断面図である。（その４）

【図３９】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第９の実施形態を作製する工程を示す
断面図である。（その５）

【図４０】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第１０の実施形態を作製する工程を示
す断面図である。（その１）

【図４１】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第１０の実施形態を作製する工程を示
す断面図である。（その２）

【図４２】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第１１の実施形態を作製する工程を示
す断面図である。（その１）

【図４３】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第１１の実施形態を作製する工程を示
す断面図である。（その２）

【図４４】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第１１の実施形態を作製する工程を示
す断面図である。（その３）

【図４５】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第１２の実施形態を作製する工程を示
す断面図である。（その１）

【図４６】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第１２の実施形態を作製する工程を示
す断面図である。（その２）

【符号の説明】

１０：シリコン基板１６：ドレイン領域２０：平坦化絶縁層２２：エッチング保護層２４：蓄積電極コンタクトホール２６：ポリシリコン柱２８：第１絶縁層３０：ポリシリコン層３２：第２絶縁層３４：ポリシリコン層３６：誘電体膜４２：第１ポリシリコン層４６：第２ポリシリコン層５２：誘電体膜５４：対向電極５６：第１ポリシリコン層６０：第２ポリシリコン層６４：ポリシリコン層６６：絶縁スペーサ６８：第１ポリシリコン層７２：第２ポリシリコン層７６：ポリシリコン層８０：平坦化絶縁層８２：エッチング保護層８８：第１ポリシリコン層９２：第２ポリシリコン層９６：ポリシリコン層９８：平坦化絶縁層１００：エッチング保護層１１０：ポリシリコン層１１４：ポリシリコン層１１６：第１絶縁層１１８：第１ポリシリコン層１２０：第２絶縁層１２２：第２ポリシリコン層１２４：第３絶縁層１２８：蓄積電極コンタクトホール１３０：十字型ポリシリコン層１３２：側壁スペーサ１５０：平坦化絶縁層１５２：エッチング保護層１５４：絶縁柱１５６：第１絶縁層１５８：第１ポリシリコン層１６０：第２絶縁層１６２：ホトレジスト層１６６：ポリシリコン層１６８：ポリシリコン層１７０：ポリシリコン層１７１：絶縁層１７２：ポリシリコン柱１７６：絶縁層１７８：ポリシリコン層１８０：絶縁層１８２：ポリシリコン層１８４：絶縁層１８８：ポリシリコン層１９０：平坦化絶縁層１９２：エッチング保護層１９６：ポリシリコン層１９８：絶縁層２０２：ポリシリコン層

フロントページの続き (56)参考文献特開平９−97879（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】基板と、前記基板上にソース／ドレイン
領域を有する転送トランジスタと、前記ソース／ドレイ
ン領域のいずれかひとつに電気的に接続されるツリー型
コンデンサとを具備する半導体メモリ素子の製造方法に
おいて、前記方法が、（１）前記基板上に前記転送トランジスタを覆う第１絶
縁層を形成する段階と、（２）前記第１絶縁層を貫通することにより前記ソース
／ドレイン領域のいずれかひとつと電気的に接続される
少なくとも１のトランク状導電層を前記第１絶縁層上に
形成する段階と、（３）前記トランク状導電層上と前記第１絶縁層上とに
第１導電層を形成する段階と、（４）前記トランク状導電層の上方に横たわる前記第１
導電層の選択部分を除去し、前記トランク状導電層の一
部および前記第1導電層の一部を露出させる段階と、（５）露出した前記トランク状導電層および前記第１導
電層に電気的に接触する第２導電層を形成する段階と、（６）前記第１および第２導電層の選択部分を食刻する
ことによりブランチ状導電層を形成し、かつ前記ブラン
チ状導電層の表面を露出させ、前記トランク状導電層と
前記ブランチ状導電層との組み合わせにより前記ツリー
型コンデンサの蓄積電極を画定する段階と、（７）前記ブランチ状導電層と前記トランク状導電層と
の露出表面上に誘電体層を形成する段階と、（８）前記誘電体層上に、前記電荷蓄積コンデンサの対
向電極として第３導電層を形成する段階と、から成る半導体メモリ素子の製造方法。
【請求項２】前記段階（１）と前記段階（２）との間
に、前記第１絶縁層上にエッチング保護層を形成する段
階をさらに具備することを特徴とする請求項１に記載の
方法。
【請求項３】前記段階（２）が、前記エッチング保護層と前記第１絶縁層とを通り前記転
送トランジスタの前記ソース／ドレイン領域のひとつに
達する蓄積電極コンタクトホールを形成する段階と、前記エッチング保護層上に厚膜ポリシリコン層を形成す
る段階と、前記厚膜ポリシリコン層の選択部分を除去して前記トラ
ンク状導電層を形成する段階と、を具備することを特徴
とする請求項２に記載の方法。
【請求項４】前記段階（２）が、前記エッチング保護層と前記第１絶縁層とを通り前記転
送トランジスタの前記ソース／ドレイン領域のひとつに
達する蓄積電極コンタクトホールを形成する段階と、前記エッチング保護層上に厚膜ポリシリコン層を形成す
る段階と、前記ソース／ドレイン領域のひとつがマスクされるよう
に、前記厚膜ポリシリコン層上にホトレジスト層を形成
する段階と、前記厚膜ポリシリコン層の露出部分を食刻することによ
り突起型ポリシリコン層を形成する段階と、前記突起型ポリシリコン層の縁部分が露出するように前
記ホトレジスト層の表面部分を除去する段階と、前記突起型ポリシリコン層に異方性エッチングを施し
て、ほぼ階段状の側壁に食刻する段階と、残存しているホトレジスト層を除去する段階と、を具備
することを特徴とする請求項２に記載の方法。
【請求項５】前記段階（２）が、前記エッチング保護層と前記第１絶縁層とを通り前記転
送トランジスタの前記ソース／ドレイン領域のひとつに
達する蓄積電極コンタクトホールを形成する段階と、前記コンタクトホール内に延び、かつ底部端面が前記転
送トランジスタの前記ソース／ドレイン領域のひとつと
電気的に接続されている、断面がほぼＴ字形の第１ポリ
シリコン層を形成する段階と、前記ほぼＴ字形の第１ポリシリコン層の上部表面を露出
させ、層を貫通する窓を備えた第２絶縁層を形成する段
階と、前記ほぼＴ字形の第１ポリシリコン層の上部表面に電気
的に接続された底部端面を備えた柱状ポリシリコン層を
形成し、前記柱状ポリシリコン層と前記ほぼＴ字形の第
１ポリシリコン層との組み合わせにより前記トランク状
導電層を形成する段階と、を具備することを特徴とする
請求項２に記載の方法。
【請求項６】前記段階（２）と前記段階（３）との間
に、前記トランク状導電層の側壁に少なくとも１の絶縁スペ
ーサを形成する段階を備え、前記段階（３）が、前記絶縁スペーサと、前記トランク
状導電層と、前記エッチング保護層との上に前記第１導
電層を形成する段階をさらに具備することを特徴とする
請求項２に記載の方法。
【請求項７】前記段階（１）と前記段階（２）との間
に、前記第１絶縁層上にエッチング保護層を形成する段階
と、前記エッチング保護層上に第２絶縁層を形成する段階と
をさらに具備し、前記段階（２）が、前記第２絶縁層と、前記エッチング保護層と、前記第１
絶縁層とを順次貫通し、前記転送トランジスタの前記ソ
ース／ドレイン領域のひとつに達する蓄積電極コンタク
トホールを形成する段階と、前記コンタクトホール内に延びる厚膜ポリシリコン層を
形成する段階と、前記厚膜ポリシリコン層の選択部分を食刻することによ
り前記トランク状導電層を形成する段階とを具備するこ
とを特徴とする請求項１に記載の方法。
【請求項８】前記段階（３）と前記段階（４）との間
に、前記第１導電層上に、第２絶縁層を形成する段階を備
え、前記段階（４）が、前記第２絶縁層と前記第１導電層に
化学機械研磨を施すことにより、前記トランク状導電層
の上方に横たわる前記第１導電層の不要部分を除去する
段階をさらに具備し、前記段階（６）が、前記第２絶縁層を除去する段階をさ
らに具備することを特徴とする請求項１に記載の方法。
【請求項９】前記第２導電層が、前記ブランチ状導電層のひとつとして機能し、前記トランク状導電層の前記上部に接続される中間部分
を有し、かつ前記トランク状導電層とほぼ直角を成す位
置に配置されていることを特徴とする請求項８に記載の
方法。
【請求項１０】前記段階（３）と前記段階（４）との
間に、前記第１導電層上に、第２絶縁層を形成する段階を備
え、前記段階（４）が、前記トランク状導電層の上方に横た
わる、前記第２絶縁層と前記第１導電層の不要部分を食
刻する段階をさらに具備し、前記段階（６）が、前記第２絶縁層を除去する段階をさ
らに具備することを特徴とする請求項１に記載の方法。
【請求項１１】前記第２導電層の断面がほぼＴ字形で
あることを特徴とする請求項１０に記載の方法。
【請求項１２】前記第２導電層の内部が中空状態であ
ることを特徴とする請求項１０に記載の方法。
【請求項１３】前記段階（３）と前記段階（４）との
間に、絶縁材である第１膜と導電材である第２膜とからなる膜
を少なくとも1つ含む、絶縁材および導電材の膜を交互
に形成する段階と、前記第２膜上に第２絶縁層を形成する段階と、前記トランク状導電層の上にある前記第２絶縁層と前記
第１および第２膜の選択部分とを除去する段階を備え、前記段階（５）が、前記第２膜と電気的に接触する前記
第２導電層を形成する段階をさらに具備し、前記段階（６）が、前記第２膜の残存部分が前記ツリー型コンデンサの電極
の一部として働くように、前記第２膜の選択部分を食刻
する段階と、前記第２絶縁層と前記第１膜とを除去する段階とをさら
に具備し、前記段階（７）が、前記第２膜の露出表面上に前記誘電
体層を形成する段階をさらに具備することを特徴とする
請求項１に記載の方法。
【請求項１４】基板と、前記基板上にソース/ドレイ
ン領域を有する転送トランジスタと、前記ソース/ドレ
イン領域のいずれかひとつと電気的に接続されるツリー
型コンデンサとを具備する半導体メモリ素子の製造方法
において、前記方法が、（１）前記基板上に前記転送トランジスタを覆う第1絶
縁層を形成する段階と、（２）前記第1絶縁層を貫通することにより前記ソース/
ドレイン領域のいずれかひとつと電気的に接続される少
なくとも１のトランク状導電層を前記第１絶縁層上に形
成する段階と、（３）前記トランク状導電層上と前記第１絶縁層上とで
あって、前記トランク状導電層と電気的に接続される第
１導電層を形成する段階と、（４）前記第１導電層と電気的に接続されている第２導
電層を形成する段階と、（５）前記第１および第２導電層の選択部分を食刻する
ことによりブランチ状導電層を形成し、前記トランク状
導電層が、前記ブランチ状導電層と共に前記ツリー型コ
ンデンサの蓄積電極を形成し、かつ前記ブランチ状導電
層の表面を露出させる段階と、（６）前記ブランチ状導電層と前記トランク状導電層の
露出表面上とに誘電体を形成する段階と、（７）前記誘電体層上に、前記電荷蓄積コンデンサの対
向電極として働く第３導電層を形成する段階と、からなる半導体メモリ素子の製造方法。
【請求項１５】前記段階（１）と前記段階（２）との
間に、前記第１絶縁層上にエッチング保護層を形成する
段階をさらに具備することを特徴とする請求項１４に記
載の方法。
【請求項１６】前記段階（２）が、前記エッチング保護層と前記第１絶縁層とを通り前記転
送トランジスタの前記ソース／ドレイン領域のひとつに
達する蓄積電極コンタクトホールを形成する段階と、前記エッチング保護層上に厚膜ポリシリコン層を形成す
る段階と、前記厚膜ポリシリコン層の選択部分を除去して前記トラ
ンク状導電層を形成する段階と、を具備することを特徴
とする請求項１５に記載の方法。
【請求項１７】前記段階（２）が、前記エッチング保護層と前記第１絶縁層とを通り前記転
送トランジスタの前記ソース／ドレイン領域のひとつに
達する蓄積電極コンタクトホールを形成する段階と、前記厚膜ポリシリコン層を形成する段階と、前記ソース／ドレイン領域のひとつがマスクされるよう
に、前記厚膜ポリシリコン層上にホトレジスト層を形成
する段階と、前記厚膜ポリシリコン層の露出部分を食刻することによ
り突起型ポリシリコン層を形成する段階と、前記突起型ポリシリコン層の縁部分が露出するように前
記前記ホトレジスト層の表面部分を除去する段階と、前記突起型ポリシリコン層に異方性エッチングを施し
て、ほぼ階段状の側壁に食刻する段階と、残存しているホトレジスト層を除去する段階と、を具備
することを特徴とする請求項１５に記載の方法。
【請求項１８】前記段階（２）が、前記エッチング保護層と前記第１絶縁層とを通り前記転
送トランジスタの前記ソース／ドレイン領域のひとつに
達する蓄積電極コンタクトホールを形成する段階と、ほぼＴ字形の断面を有し、かつ底部端面が前記転送トラ
ンジスタの前記ソース／ドレイン領域のひとつと電気的
に接続されている第１ポリシリコン層を形成する段階
と、前記ほぼＴ字形の第１ポリシリコン層の上部表面を露出
させ、層を貫通する窓を備えた第２絶縁層を形成する段
階と、前記ほぼＴ字形の第１ポリシリコン層の上部表面に電気
的に接続された底部端面を備えた柱状ポリシリコン層を
形成し、前記柱状ポリシリコン層と前記ほぼＴ字形の第
１ポリシリコン層との組み合わせにより前記トランク状
導電層を形成する段階と、を具備することを特徴とする
請求項１５に記載の方法。
【請求項１９】前記段階（２）と前記段階（３）との
間に、前記トランク状導電層の側壁に少なくとも１の絶縁スペ
ーサを形成する段階を備え、前記段階（３）が、前記絶縁スペーサと、前記トランク
状導電層と、前記エッチング保護層との上に前記第１導
電層を形成する段階をさらに具備することを特徴とする
請求項１５に記載の方法。
【請求項２０】前記段階（１）と前記段階（２）との
間に、前記第１絶縁層上にエッチング保護層を形成する段階
と、前記エッチング保護層上に第２絶縁層を形成する段階と
をさらに具備し、前記段階（２）が、前記第２絶縁層と、前記エッチング保護層と、前記第１
絶縁層とを順次貫通し、前記転送トランジスタの前記ソ
ース／ドレイン領域のひとつに達する蓄積電極コンタク
トホールを形成する段階と、厚膜ポリシリコン層を形成する段階と、前記厚膜ポリシリコン層の選択部分を食刻することによ
り前記トランク状導電層を形成する段階とを具備するこ
とを特徴とする請求項１４に記載の方法。
【請求項２１】前記段階（３）と前記段階（４）との
間に、前記第１導電層上に、第２絶縁層を形成する段階と、前記第２絶縁層と前記第１導電層とに化学機械研磨を施
すことにより、前記トランク状導電層の上方に横たわる
前記第１導電層の不要部分を除去する段階とをさらに具
備し、前記段階（６）が、前記第２絶縁層を除去する段階をさ
らに具備することを特徴とする請求項１４に記載の方
法。
【請求項２２】前記第２導電層が、前記ブランチ状導電層のひとつとして機能し、前記トランク状ポリシリコン層の前記上部に接続される
中間部分を有し、かつ前記トランク状導電層とほぼ直角
を成す位置に配置されていることを特徴とする請求項２
１に記載の方法。
【請求項２３】前記段階（３）と前記段階（４）との
間に、前記第１導電層上に、第２絶縁層を形成する段階と、前記トランク状導電層の上方に横たわる前記第１導電層
の表面が露出するように前記第２絶縁層の選択部分を食
刻する段階とをさらに備え、前記段階（５）が、前記第２絶縁層を除去する段階をさ
らに具備することを特徴とする請求項１４に記載の方
法。
【請求項２４】前記第２導電層の断面がほぼＴ字形で
あることを特徴とする請求項２３に記載の方法。
【請求項２５】前記第２導電層の内部が中空状態であ
ることを特徴とする請求項２３に記載の方法。
【請求項２６】前記段階（３）と前記段階（４）との
間に、少なくとも１の絶縁材から成る第１膜と導電材から成る
第２膜とを含む、絶縁材および導電材の膜を交互に形成
する段階と、前記第２膜上に第２絶縁層を形成する段階と、前記トランク状導電層の上方に横たわる第１導電層の表
面が露出するように、前記第２絶縁層と前記第１および
第２膜の選択部分とを除去する段階とを備え、前記段階（４）が、前記第２膜と電気的に接触する前記
第２導電層を形成する段階をさらに具備し、前記段階（５）が、前記第２膜の残存部分が前記ツリー型コンデンサの電極
の一部として働くように、前記第２膜の選択部分を食刻
する段階と、前記第２絶縁層と前記第１膜とを除去する段階とをさら
に具備し、前記段階（６）が、前記第２膜の露出表面上に前記誘電
体層を形成する段階をさらに具備することを特徴とする
請求項１４に記載の方法。
【請求項２７】基板と、前記基板上にソース／ドレイ
ン領域を有する転送トランジスタと、前記ソース／ドレ
イン領域のいずれかひとつと電気的に接続されるツリー
型コンデンサとを具備する半導体メモリ素子の製造方法
において、前記方法が、（１）前記基板上に前記転送トランジスタを覆う第１絶
縁層を形成する段階と、（２）前記第１絶縁層を貫通することにより前記ソース
／ドレイン領域のいずれかひとつと電気的に接続される
少なくとも１のトランク状導電層を形成する段階と、（３）前記トランク状導電層上と前記第１絶縁層上と
に、絶縁材である第１膜と導電材である第２膜とからな
る膜を少なくともひとつ含む絶縁材および導電材の膜を
交互に形成する段階と、（４）前記トランク状導電層の上方に横たわる前記第１
および第２膜の選択部分を除去する段階と、（５）前記トランク状導電層および前記第２膜に電気的
に接触する第１導電層を形成する段階と、（６）前記第２膜と、前記第１導電層と、前記トランク
状導電層との組み合わせにより前記ツリー型コンデンサ
の電極を形成できるように、前記第２膜と前記第１導電
層の選択部分とを食刻する段階と、（７）前記第１膜を除去する段階と、（８）前記第１導電層と、前記第２膜と、前記トランク
状導電層の露出表面とに、誘電体層を形成する段階と、（９）前記誘電体層上に、前記電荷蓄積コンデンサの対
向電極として第２導電層を形成する段階と、から成る半
導体メモリ素子の製造方法。
【請求項２８】前記段階（１）と前記段階（２）との
間に、前記第１絶縁層上にエッチング保護層を形成する
段階をさらに具備することを特徴とする請求項２７に記
載の方法。
【請求項２９】前記段階（２）が、前記エッチング保護層と前記第１絶縁層とを通り前記転
送トランジスタの前記ソース／ドレイン領域のひとつに
達する蓄積電極コンタクトホールを形成する段階と、前記エッチング保護層上に厚膜ポリシリコン層を形成す
る段階と、前記厚膜ポリシリコン層の選択部分を除去して前記トラ
ンク状導電層を形成する段階と、を具備することを特徴
とする請求項２８に記載の方法。
【請求項３０】前記段階（２）が、前記エッチング保護層と前記第１絶縁層とを通り前記転
送トランジスタの前記ソース／ドレイン領域のひとつに
達する蓄積電極コンタクトホールを形成する段階と、前記厚膜ポリシリコン層を形成する段階と、前記ソース／ドレイン領域のひとつがマスクされるよう
に、前記厚膜ポリシリコン層上にホトレジスト層を形成
する段階と、前記厚膜ポリシリコン層の露出部分を食刻することによ
り突起型ポリシリコン層を形成する段階と、前記突起型ポリシリコン層の縁部分が露出するように前
記前記ホトレジスト層の表面部分を除去する段階と、前記突起型ポリシリコン層に異方性エッチングを施し
て、ほぼ階段状の側壁に食刻する段階と、残存しているホトレジスト層を除去する段階と、を具備
することを特徴とする請求項２８に記載の方法。
【請求項３１】前記段階（２）が、前記エッチング保護層と前記第１絶縁層とを通り前記転
送トランジスタの前記ソース／ドレイン領域のひとつに
達する蓄積電極コンタクトホールを形成する段階と、底部端面が前記転送トランジスタの前記ソース／ドレイ
ン領域のひとつと電気的に接続されるように、断面がほ
ぼＴ字形の第１ポリシリコン層を形成する段階と、前記ほぼＴ字形の第１ポリシリコン層の上部表面を露出
させ、層を貫通する窓を備えた第２絶縁層を形成する段
階と、前記ほぼＴ字形の第１ポリシリコン層の上部表面に電気
的に接続された底部端面を備えた柱状ポリシリコン層を
形成し、前記柱状ポリシリコン層と前記ほぼＴ字形の第
１ポリシリコン層との組み合わせにより前記トランク状
導電層が形成される段階と、を具備することを特徴とす
る請求項２８に記載の方法。
【請求項３２】前記段階（３）と前記段階（４）との
間に、前記第２膜上に第２絶縁層を形成する段階を備え、前記段階（４）が、前記第２絶縁層と、前記第２膜と、
前記第１膜上とに化学機械研磨を施すことにより前記ト
ランク状導電層の上部を露出させる段階をさらに備え、前記段階（７）が、前記第２絶縁層を除去する段階をさ
らに具備することを特徴とする請求項２７に記載の方
法。
【請求項３３】前記第２導電層が、ブランチ状導電層
として働き、かつ前記トランク状導電層の前記上部に接
続された中間部分を有し、さらに、前記トランク状導電
層に対してほぼ直角の位置に配置されることを特徴とす
る請求項３２に記載の方法。
【請求項３４】前記段階（３）と前記段階（４）との
間に、前記第２膜上に、第２絶縁層を形成する段階を備え、前記段階（４）が、前記第２絶縁層と、前記第２膜と、
前記第１膜の選択部分を食刻することにより前記トラン
ク状導電層の上部を露出させる段階をさらに具備し、前記段階（７）が、前記第２絶縁層を除去する段階をさ
らに具備することを特徴とする請求項２７に記載の方
法。
【請求項３５】前記第２導電層の断面がほぼＴ字形で
あることを特徴とする請求項３４に記載の方法。
【請求項３６】前記第２導電層の内部が中空状態であ
ることを特徴とする請求項３４に記載の方法。
【請求項３７】基板と、前記基板上にソース／ドレイ
ン領域を有する転送トランジスタと、前記ソース／ドレ
イン領域のいずれかひとつと電気的に接続されるツリー
型コンデンサとを具備する半導体メモリ素子の製造方法
において、前記方法が、（１）前記基板上に前記転送トランジスタを覆う第１絶
縁層を形成する段階と、（２）前記第１絶縁層上に、前記ソース／ドレイン領域
のひとつと平行に並んでいる柱状絶縁層を形成する段階
と、（３）前記柱状絶縁層上と前記第１絶縁層上とに第１導
電層を形成する段階と、（４）前記第１導電層と、前記柱状絶縁層と、前記第１
絶縁層とを貫通することにより、前記ソース／ドレイン
領域のひとつと電気的に接続される第２導電層を形成
し、前記第１および第２導電層の組み合わせにより前記
ツリー型コンデンサの電極を画定する段階と、（５）前記柱状絶縁層を除去する段階と、（６）前記第１および第２導電層の露出表面に誘電体層
を形成する段階と、（７）前記誘電体層上に、前記電荷蓄積コンデンサの対
向電極として働く第３導電層を形成する段階と、から成
る半導体メモリ素子の製造方法。
【請求項３８】前記段階（１）と前記段階（２）との
間に、前記第１絶縁層上にエッチング保護層を形成する
段階をさらに具備することを特徴とする請求項３７に記
載の方法。
【請求項３９】前記段階（２）が、前記エッチング保護層上に厚膜絶縁層を形成する段階
と、前記ソース／ドレイン領域のひとつがマスクされるよう
に、前記厚膜絶縁層上にホトレジスト層を形成する段階
と、前記厚膜ポリシリコン層の露出部分を食刻することによ
り突起型絶縁層を形成する段階と、前記突起型絶縁層の縁部分が露出するように前記前記ホ
トレジスト層の表面部分を除去する段階と、前記突起型絶縁層に異方性エッチングを施して、ほぼ階
段状の側壁に食刻する段階と、残存しているホトレジスト層を除去する段階と、を具備
することを特徴とする請求項３８に記載の方法。
【請求項４０】前記段階（４）が、前記第１導電層上に第２絶縁層を形成する段階と、前記第２絶縁層と、前記第１導電層と、前記柱状絶縁層
と、前記エッチング保護層と、前記第１絶縁層とを順次
貫通し、前記ソース／ドレイン領域のひとつに達する蓄
積電極コンタクトホールを形成する段階と、前記蓄積電極コンタクトホールに前記第２導電層を形成
する段階とをさらに具備し、前記段階（５）が、前記第２絶縁層を除去する段階をさ
らに備えていることを特徴とする請求項３８に記載の方
法。
【請求項４１】前記第２導電層の断面がほぼＴ字形で
あることを特徴とする請求項４０に記載の方法。
【請求項４２】前記第２導電層の断面がほぼＵ字形で
あることを特徴とする請求項４０に記載の方法。
【請求項４３】基板と、前記基板上にソース／ドレイ
ン領域を有する転送トランジスタと、前記ソース／ドレ
イン領域のいずれかひとつと電気的に接続されるツリー
型コンデンサとを具備する半導体メモリ素子の製造方法
において、前記方法が、（１）前記基板上に前記転送トランジスタを覆う第１絶
縁層を形成する段階と、（２）前記第１絶縁層上に、前記ソース／ドレイン領域
のひとつと平行に並んでいる柱状絶縁層を形成する段階
と、（３）前記柱状絶縁層上と前記第１絶縁層上とに、少な
くとも１の絶縁材から成る第１膜と導電材から成る第２
膜とを含む絶縁材と導電材の膜を交互に形成する段階
と、（４）前記第２膜と、前記第１膜と、前記柱状絶縁層
と、前記第１絶縁層とを順次貫通することにより、前記
ソース／ドレイン領域のひとつと電気的に接続される第
１導電層を形成し、前記第２膜および第１導電層の組み
合わせにより前記ツリー型コンデンサの電極を形成する
段階と、（５）前記柱状絶縁層と前記第１膜を除去する段階と、（６）前記第２膜および第１導電層の露出表面に誘電体
層を形成する段階と、（７）前記誘電体層上に、前記電荷蓄積コンデンサの対
向電極として働く第２導電層を形成する段階と、から成
る半導体メモリ素子の製造方法。
【請求項４４】前記段階（１）と前記段階（２）との
間に、前記第１絶縁層上にエッチング保護層を形成する
段階をさらに具備することを特徴とする請求項４３に記
載の方法。
【請求項４５】前記段階（２）が、前記エッチング保護層上に厚膜絶縁層を形成する段階
と、前記ソース／ドレイン領域のひとつがマスクされるよう
に、前記厚膜絶縁層上にホトレジスト層を形成する段階
と、前記厚膜ポリシリコン層の露出部分を食刻することによ
り突起型絶縁層を形成する段階と、前記突起型絶縁層の縁部分が露出するように前記前記ホ
トレジスト層の表面部分を除去する段階と、前記突起型ポリシリコン層がほぼ階段状の側壁を有する
ように異方性エッチング処理を施す段階と、残存しているホトレジスト層を除去する段階と、を具備
することを特徴とする請求項４４に記載の方法。
【請求項４６】前記段階（４）が、前記第２膜上に第２絶縁層を形成する段階と、前記第２絶縁層と、前記第２膜と、前記第１膜と、前記
柱状絶縁層と、前記エッチング保護層と、前記第１絶縁
層とを順次貫通し、前記ソース／ドレイン領域のひとつ
に達する蓄積電極コンタクトホールを形成する段階と、前記蓄積電極コンタクトホールに前記第２導電層を形成
する段階とをさらに具備し、前記段階（５）が、前記第２絶縁層を除去する段階をさ
らに備えていることを特徴とする請求項４４に記載の方
法。
【請求項４７】前記第２導電層の断面がほぼＴ字形で
あることを特徴とする請求項４６に記載の方法。
【請求項４８】前記第２導電層の断面がほぼＵ字形で
あることを特徴とする請求項４６に記載の方法。
【請求項４９】基板と、前記基板上にソース／ドレイ
ン領域を有する転送トランジスタと、前記ソース／ドレ
イン領域のいずれかひとつと電気的に接続されるツリー
型コンデンサとを具備する半導体メモリ素子の製造方法
において、前記方法が、（１）前記基板上に前記転送トランジスタを覆う絶縁層
を形成する段階と、（２）上部と、前記ソース／ドレイン領域のひとつと電
気的に接続される底部端面とを有し、前記底部端面から
ほぼ垂直に延びる少なくとも１のトランク状導電層を形
成する段階と、（３）前記トランク状導電層の前記上部に電気的に接続
される少なくとも１の上部ブランチ状導電層を形成する
段階と、（４）ほぼＬ字形の断面を有し、１端が前記上部ブラン
チ状導電層の底面に接続される少なくとも１の吊下形ブ
ランチ状導電層を形成し、前記少なくとも１のトランク
状導電層と、前記少なくとも１の上部ブランチ状導電層
と、前記少なくとも１の吊下形ブランチ状導電層との組
み合わせにより前記ツリー型コンデンサの蓄積電極を画
定する段階と、（５）前記少なくとも１のトランク状導電層と、前記少
なくとも１の上部ブランチ状導電層と、前記少なくとも
１の吊下形ブランチ状導電層の露出表面上とに誘電体層
を形成する段階と、（６）前記誘電体層上に、前記ツリー型コンデンサの対
向電極として働く導電層を形成する段階と、から成る半
導体メモリ素子の製造方法。
【請求項５０】基板と、前記基板上にソース／ドレイ
ン領域を有する転送トランジスタと、前記ソース／ドレ
イン領域のいずれかひとつに電気的に接続されるツリー
型コンデンサを具備する半導体メモリ素子の製造方法に
おいて、前記方法が、（１）前記基板上に前記転送トランジスタを覆う絶縁層
を形成する段階と、（２）上部と、前記ソース／ドレイン領域のひとつと電
気的に接続される底部端面とを有し、前記底部端面から
ほぼ垂直に延びる少なくとも１のトランク状導電層を形
成する段階と、（３）前記トランク状導電層の前記上部に電気的に接続
される少なくとも１の上部ブランチ状導電層を形成する
段階と、（４）少なくとも１の第１セグメントと第２セグメント
とを有し、前記第２セグメントが前記第１セグメントに
対して直角に接続され、前記第１セグメントの１端が前
記上部ブランチ状導電層の前記底面に接続される少なく
とも１の吊下形ブランチ状導電層を形成し、前記少なく
とも１のトランク状導電層と、前記少なくとも１の上部
ブランチ状導電層と、前記少なくとも１の吊下形ブラン
チ状導電層との組み合わせにより前記ツリー型コンデン
サの蓄積電極を画定する段階と、（５）前記少なくとも１のトランク状導電層と、前記少
なくとも１の上部ブランチ状導電層と、前記少なくとも
１の吊下形ブランチ状導電層の露出表面上とに誘電体層
を形成する段階と、（６）前記誘電体層上に、前記ツリー型コンデンサの対
向電極として働く導電層を形成する段階と、から成る半
導体メモリ素子の製造方法。
【請求項５１】基板と、前記基板上にソース／ドレイ
ン領域を有する転送トランジスタと、前記ソース／ドレ
イン領域のいずれかひとつと電気的に接続されるツリー
型コンデンサとを具備する半導体メモリ素子の製造方法
において、前記方法が、（１）前記基板上に前記転送トランジスタを覆う絶縁層
を形成する段階と、（２）上部と、前記ソース／ドレイン領域のひとつと電
気的に接続される底部端面とを有し、前記底部端面から
ほぼ垂直に延びる少なくとも１のトランク状導電層を形
成する段階と、（３）前記トランク状導電層の前記上部と電気的に接続
される少なくとも１の上部ブランチ状導電層を形成する
段階と、（４）１端が前記上部ブランチ状導電層の底面に接続さ
れる複数の順次接続されているセグメントを備えた少な
くとも１の吊下形ブランチ状導電層を形成し、前記少な
くとも１のトランク状導電層と、前記少なくとも１の上
部ブランチ状導電層と、前記少なくとも１の吊下形ブラ
ンチ状導電層との組み合わせにより前記ツリー型コンデ
ンサの蓄積電極を画定する段階と、（５）前記少なくとも１のトランク状導電層と、前記少
なくとも１の上部ブランチ状導電層と、前記少なくとも
１の吊下形ブランチ状導電層の露出表面上とに誘電体層
を形成する段階と、（６）前記誘電体層上に、前記ツリー型コンデンサの対
向電極として働く導電層を形成する段階と、から成る半
導体メモリ素子の製造方法。
【請求項５２】基板と、前記基板上にソース／ドレイ
ン領域を有する転送トランジスタと、前記ソース／ドレ
イン領域のいずれかひとつと電気的に接続されるツリー
型コンデンサとを具備する半導体メモリ素子の製造方法
において、前記方法が、（１）前記基板上に前記転送トランジスタを覆う絶縁層
を形成する段階と、（２）上部と、前記ソース／ドレイン領域のひとつと電
気的に接続される底部端面とを有し、前記底部端面から
ほぼ垂直に延びる少なくとも１のトランク状導電層を形
成する段階と、（３）前記トランク状導電層の前記上部に電気的に接続
される少なくとも１の上部ブランチ状導電層を形成する
段階と、（４）少なくとも１の第１セグメントと、第２セグメン
トと、第３セグメントとを有し、前記第２セグメントが
前記第１セグメントに対して直角に接続され、かつ前記
第３セグメントが前記第２セグメントに対して直角に接
続され、前記第１セグメントの１端が前記少なくとも１
の上部ブランチ状導電層の底面に接続される少なくとも
１の吊下形ブランチ状導電層を形成し、前記少なくとも
１のトランク状導電層と、前記少なくとも１の上部ブラ
ンチ状導電層と、前記少なくとも１の吊下形ブランチ状
導電層との組み合わせにより前記ツリー型コンデンサの
蓄積電極を画定する段階と、（５）前記少なくとも１のトランク状導電層と、前記少
なくとも１の上部ブランチ状導電層と、前記少なくとも
１の吊下形ブランチ状導電層の露出表面上とに誘電体層
を形成する段階と、（６）前記誘電体層上に、前記ツリー型コンデンサの対
向電極として働く導電層を形成する段階と、から成る半
導体メモリ素子の製造方法。