JPH1079474A

JPH1079474A - コンデンサを備えた半導体記憶装置

Info

Publication number: JPH1079474A
Application number: JP9077603A
Authority: JP
Inventors: Fang-Ching Chao; チャオファン−チン
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 1996-08-16
Filing date: 1997-03-28
Publication date: 1998-03-24
Also published as: FR2752492A1; GB2321779A; DE19720272A1; GB9701974D0; FR2752492B1

Abstract

(57)【要約】【課題】電荷蓄積面積を広くできるツリー型コンデン
サ構造を備えた半導体記憶装置を提供する。【解決手段】半導体記憶装置が、基板と、該基板上に
形成された転送トランジスタと、電荷蓄積コンデンサと
から成っている。この転送トランジスタには、ソース／
ドレイン領域があり、そのうちのひとつは、電荷蓄積コ
ンデンサと電気的に接続されている。電荷蓄積コンデン
サは、トランク状導電層と、少なくとも１の第１ブラン
チ状導電層と、第２ブランチ状導電層と、誘電体層と、
上部導電層とを具備している。トランク状導電層は、転
送トランジスタのソース／ドレイン領域のひとつと電気
的に接続されており、ブランチ状導電層の１端部は、ト
ランク状導電層の上面に接続されている。ブランチ状導
電層は、トランク状導電層と共に、電荷蓄積コンデンサ
の蓄積電極を形成し、上部導電層は、電荷蓄積コンデン
サの対向電極として機能する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、詳しくは、転送トランジスタとツリー型電荷蓄積
コンデンサとを備えたダイナミックランダムアクセス記
憶装置（ＤＲＡＭ）セルの構造に関するものである。

【０００２】

【従来の技術】図１は、ＤＲＡＭ装置の記憶セルの回路
図である。図に示すように、ＤＲＡＭセルは、転送トラ
ンジスタＴと電荷蓄積コンデンサＣとにより構成されて
いる。転送トランジスタＴのソースは、対応するビット
線ＢＬに接続され、転送トランジスタＴのドレインは、
電荷蓄積コンデンサＣの蓄積電極６に接続されている。
また、転送トランジスタＴのゲートは、対応するワード
線ＷＬに接続され、コンデンサＣの対向電極８は、定電
力電源に接続されている。さらに、蓄積電極６と対向電
極８との間に誘電体膜７が接続されている。

【０００３】ＤＲＡＭ製造工程において、記憶容量が１
Ｍｂ（メガバイト）未満である従来型ＤＲＡＭの場合、
プラナー型コンデンサと呼ばれる実質的に２次元のコン
デンサが主に使用されている。プラナー型コンデンサを
用いた記憶セルを備えたＤＲＡＭの場合、半導体基板の
主表面上に電荷が蓄積されることから、この主表面は、
面積が広くなくてはならない。したがって、このタイプ
の記憶セルは、集積度の高いＤＲＡＭには適していな
い。メモリが４Ｍｂ以上のＤＲＡＭのような高集積ＤＲ
ＡＭに対して、これまでにスタック型またはトレンチ型
コンデンサと呼ばれる３次元コンデンサが導入されてき
た。

【０００４】このスタック型またはトレンチ型コンデン
サによって、同程度の大きさでより大きいメモリが得ら
れるようになったが、記憶容量が６４Ｍｂの超大規模集
積回路（ＶＬＳＩ）などのさらに集積度の高い半導体素
子を実現するためには、従来のスタック型またはトレン
チ型のような簡単な３次元構造によるコンデンサでは不
充分であることが明らかになった。

【０００５】コンデンサ容量の改善策として、いわゆる
フィン型スタック化コンデンサの使用を挙げることがで
き、このコンデンサは、エマ他の「１６メガおよび６４
メガＤＲＡＭ向け３次元スタック化コンデンサセル（３
−ＤｉｍｅｎｓｉｏｎａｌＳｔａｃｋｅｄＣａｐａｃ
ｉｔｏｒＣｅｌｌｆｏｒ１６Ｍａｎｄ６４Ｍ
ＤＲＡＭｓ）」（国際電子デバイス会議（Ｉｎｔｅｒ
ｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ）、５９２〜５９５頁、１９８８年１２
月号）に開示されている。フィン型スタック化コンデン
サは、複数のスタック化層にフィン型に水平に延びてい
る電極および誘電体膜を具備し、電極の表面積を広くし
ている。フィン型スタック化コンデンサを備えたＤＲＡ
Ｍも、米国特許第５，０７１，７８３号、第５，１２
６，８１０号、および第５，２０６，７８７号に開示さ
れている。

【０００６】コンデンサ容量の別の改善策として、いわ
ゆるシリンダー型スタック化コンデンサの使用が挙げら
れ、このコンデンサは、ワカミヤ他の「６４ＭｂＤＲＡ
Ｍ向け新型スタック化コンデンサセル（ＮｏｖｅｌＳ
ｔａｃｋｅｄＣａｐａｃｉｔｏｒＣｅｌｌｆｏｒ
６４−ＭｂＤＲＡＭ）」（ＶＬＳＩ技術文書テクノロ
ジーダイジェストに関する１９８９年シンポジウム（１
９８９ＳｙｍｐｏｓｉｕｍｏｎＶＬＳＩＴｅｃ
ｈｉｎｏｌｏｇｙＤｉｇｅｓｔｏｆＴｅｃｈｎｃ
ａｌＰａｐｅｒｓ）、６９〜７０頁）に開示されてい
る。このシリンダー型スタック化コンデンサは、シリン
ダー型に垂直に延びる電極および誘電体膜を具備してい
ることから、電極の表面積が広くなっている。シリンダ
ー型スタック化コンデンサを備えたＤＲＡＭもまた、米
国特許第５，０７７，６８８号に開示されている。

【０００７】

【発明が解決しようとする課題】集積度の上昇傾向によ
り、平面上のＤＲＡＭセルのサイズ（平面上に占める面
積）をさらに縮小しなければならない。一般に、セルサ
イズの縮小は、電荷蓄積容量（キャパシタンス）の減少
につながるうえ、キャパシタンスが減少するにつれて、
α線の発生によりソフトエラーが生じる可能性が高くな
る。このため、この技術分野では、同じキャパシタンス
が得られると同時に平面上を占める面積がさらに少ない
蓄電コンデンサの新たな構造の設計と、その構造を作成
する適切な方法がなお必要とされている。

【０００８】そこで、本発明は、電荷蓄積面積を広くで
きるツリー型コンデンサ構造を備えた半導体記憶装置を
提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明の第１の好適な実
施形態により、コンデンサを備えた半導体記憶装置が提
供されている。この半導体記憶装置は、基板と、ソース
／ドレイン領域を備え、かつ該基板上に形成された転送
トランジスタと、該転送トランジスタのソース／ドレイ
ン領域の１つと電気的に接続された電荷蓄積コンデンサ
とを具備している。また、電荷蓄積コンデンサは、転送
トランジスタのソース／ドレイン領域の１つと電気的に
接続された下方端部を有するトランク状導電層を具備し
ている。このトランク状導電層は、まず初めに下方端部
から一定距離だけほぼ垂直に延びてから、外側へほぼ水
平に延びている。該コンデンサは、さらに、断面がほぼ
Ｌ字形の少なくとも１のブランチ状導電層を有してい
る。このブランチ状導電層の１端は、該トランク状導電
層の上面に接続されている。トランク状導電層とブラン
チ状導電層との組み合わせにより、電荷蓄積コンデンサ
用の蓄積電極が形成される。該トランク状導電層と該ブ
ランチ状導電層との露出面全体にわたって誘電体層が形
成され、該誘電体層を覆うようにオーバーレイ導電層が
形成される。このオーバーレイ導電層は、電荷蓄積コン
デンサの対向電極として機能する。

【００１０】本発明の第２の好適な実施形態によれば、
転送トランジスタのドレイン／ソース領域の１つにトラ
ンク状導電層が電気的に接続され、該トランク状導電層
の断面をＴ字形またはＵ字形にすることも可能である。
ブランチ状導電層は、概して、中空のシリンダー型であ
る。

【００１１】本発明の第３の好適な実施形態により、コ
ンデンサを備えた半導体素子が提供されている。この半
導体記憶装置は、基板と、ソース／ドレイン領域を備
え、かつ該基板上に形成された転送トランジスタと、該
転送トランジスタのソース／ドレイン領域の１つと電気
的に接続された電荷蓄積コンデンサとを具備している。
また、電荷蓄積コンデンサは、転送トランジスタのソー
ス／ドレイン領域の１つと電気的に接続された下方端部
を有するトランク状導電層を具備している。このトラン
ク状導電層は、まず初めに下方端部から一定距離だけほ
ぼ垂直に延びてから、外側へほぼ水平に延びている。該
コンデンサは、さらに、それぞれ第１セグメントと第２
セグメントを有する少なくとも１の第１ブランチ状導電
層を具備している。該第１セグメントの第１端部は、ト
ランク状導電層の上面に接続され、かつ垂直方向に上に
向かって延びている。該第２セグメントの１端は、第１
セグメントの第２端部に接続され、水平に延びている。
トランク状導電層と第１ブランチ状導電層の組み合わせ
により、電荷蓄積コンデンサ用の蓄積電極が形成され
る。該コンデンサは、さらに、該トランク状導電層と該
ブランチ状導電層の露出面全体を覆う誘電体層と、該誘
電体層の上に形成されるオーバーレイ導電層とを具備
し、このオーバーレイ導電層は、電荷蓄積コンデンサの
対向電極として機能する。

【００１２】本発明の第４の好適な実施形態によれば、
ブランチ状導電層は、柱状またはＴ字形の断面を有する
第２ブランチ状導電層をさらに具備している。

【００１３】本発明の第５の好適な実施形態によれば、
第１ブランチ状導電層の第２セグメントが、第１セグメ
ントのもう一方の端部から外側に向かって水平に延びて
いる。

【００１４】本発明の第６の好適な実施形態によれば、
第１ブランチ状導電層の第２セグメントが、第１セグメ
ントのもう一方の端部から内側に向かって水平に延びて
いる。

【００１５】本発明の第７の好適な実施形態によれば、
第１ブランチ状導電層の第２セグメントが、第１セグメ
ントのもう一方の端部から同じ第１セグメントの別の側
面に向かって水平に延びている。

【００１６】

【発明の実施の形態】本発明の他の目的と特徴と利益
は、好適であると同時に非限定的な実施形態に関する次
の詳細な説明から明らかになるであろう。後述する添付
図面を参照しながら以下に説明する。

【００１７】（実施形態１）図２〜図９を参照しなが
ら、本発明によるツリー型電荷蓄積コンデンサを備えた
半導体記憶装置の第１の実施の形態について説明する。

【００１８】図２について説明すると、シリコン基板１
０の表面が、ロコス（ＬＯＣＯＳ：シリコン選択酸化
法）法により熱酸化され、これにより、例えば、厚さ約
３０００オングストロームのフィールド酸化膜１２が形
成される。次に、シリコン基板１０を熱酸化処理するこ
とにより、例えば、厚さ約１５０オングストロームのゲ
ート酸化膜１４が形成される。さらに、化学的気相成長
法（ＣＶＤ）や減圧ＣＶＤ（ＬＰＣＶＤ）により、例え
ば、厚さ約２０００オングストロームのポリシリコン層
が、シリコン基板１０の表面全体に蒸着される。抵抗の
低いポリシリコン層を実現するためには、例えば、リン
イオンなどの適切な不純物がポリシリコン層に植え込ま
れる。ポリシリコン層上に耐熱金属層が蒸着された後、
アニール工程を実行してポリサイドを形成することによ
り、該ポリシリコン層の抵抗をさらに低くすることが好
ましい。この耐熱金属はタングステン（Ｗ）でもよく、
厚さは、例えば、約２０００オングストロームである。
次に、図２に示すように、ポリサイドにパターニング処
理を施してゲート電極（ワード線）ＷＬ１〜ＷＬ４を形
成する。さらに、例えば、ヒ素イオンが、例えば、エネ
ルギー７０ＫｅＶおよび投与量約１×１０¹⁵原子／ｃｍ
²でシリコン基板１０に植え込まれる。この工程におい
て、ワード線ＷＬ１〜ＷＬ４は、マスク層として用いら
れる。その結果、ドレイン領域１６ａおよび１６ｂとソ
ース領域１８ａおよび１８ｂが、シリコン基板１０に形
成される。

【００１９】次に、図３について説明する。次の工程で
は、ＣＶＤ法により、例えば、ホウ素リンケイ酸ガラス
（ＢＰＳＧ）の絶縁層２０を、例えば、約７０００オン
グストロームの厚さまで蒸着する。さらに、同じ方法に
よってエッチング保護層２２を形成するが、この層は、
例えば、厚さ約１０００オングストロームの、例えば、
シリコン窒化膜でもよい。その後、従来のホトリソグラ
フィおよびエッチング法を用いて、エッチング保護層２
２、絶縁層２０、およびゲート酸化膜１４の選択部分に
エッチングを施し、エッチング保護層２２の上面からド
レイン領域１６ａおよび１６ｂの上面にかけて蓄積電極
コンタクトホール２４ａおよび２４ｂを形成する。次
に、ＣＶＤ法により、エッチング保護層２２の表面全体
にポリシリコン層２６を蒸着する。ポリシリコン層２６
の導電率を高めるためには、例えば、ヒ素（Ａｓ）イオ
ンをポリシリコン層２６に植え込む方法がある。図に示
すように、蓄積電極コンタクトホール２４ａおよび２４
ｂはポリシリコン層２６によって充填され、さらに、エ
ッチング保護層２２の表面を覆う形でポリシリコン層２
６が形成される。その後、ポリシリコン層２６の表面全
体に、例えば、二酸化シリコンの厚い絶縁層２８が、約
７０００オングストロームの厚さまで蒸着される。

【００２０】今度は、図４について説明すると、次の工
程では、ＣＶＤ法により絶縁層と防食用ポリシリコン層
とが順次蒸着される。その後、従来のホトリソグラフィ
およびエッチング法を用いて絶縁層と防食ポリシリコン
層との選択部分を食刻することにより、図示されるよう
に、一体シリンダー型絶縁層３０ａおよび３０ｂと防食
用ポリシリコン層３２ａおよび３２ｂが形成される。絶
縁層３０ａおよび３０ｂは、例えば、厚さ約１０００オ
ングストロームに蒸着された窒化シリコン層でもよい。
また、防食用ポリシリコン層３２ａおよび３２ｂの厚さ
は、例えば、約１０００オングストロームでもよい。絶
縁層３０ａと防食用ポリシリコン層３２ａの組み合わせ
により、堆積層３０ａ、３２ａが形成されるが、この堆
積層は、対応するドレイン領域１６ａの上方に位置する
ことが好ましい。同様に、絶縁層３０ｂと防食用ポリシ
リコン層３２ｂの組み合わせにより、別の堆積層３０
ｂ、３２ｂが形成されるが、この堆積層も、対応するド
レイン領域１６ｂの上方に位置することが好ましい。

【００２１】次に図５について説明すると、次の工程に
おいて、堆積層３０ａ、３２ａと、３０ｂ、３２ｂの側
壁に、二酸化シリコンスペーサ３４ａおよび３４ｂがそ
れぞれ形成される。本実施の形態では、次の各工程を経
て、二酸化シリコンスペーサ３４ａおよび３４ｂを形成
することができる。まず初めに、二酸化シリコン層を、
例えば、約１０００オングストロームの厚さに蒸着した
後に、二酸化シリコン層をエッチングバックする。次
に、ＣＶＤ法によって、例えば、窒化シリコン層などの
絶縁層３６を、例えば、約２０００オングストロームの
厚さに蒸着する。さらに、化学機構研磨（ＣＭＰ）法を
用いて、堆積層３０ａ、３２ａと、３０ｂ、３２ｂの上
面が露出するまで絶縁層３６を研磨する。

【００２２】次に、図６について説明すると、次の工程
において、堆積層３０ａ、３２ａと３０ｂ、３２ｂおよ
び絶縁層３６がマスク層として用いられ、二酸化シリコ
ンスペーサ３４ａおよび３４ｂにエッチングが施され
る。その後、同じ堆積層３０ａ、３２ｂと３０ｂ、３２
ｂおよび絶縁層３６がマスク層として用いられ、ポリシ
リコン層２６の表面が露出するまで絶縁層２８にエッチ
ングが施される。さらに、防食用ポリシリコン層３２
ａ、３２ｂがマスク層として用いられ、絶縁層３６が除
去される。このようにして、開口部３８ａおよび３８ｂ
が形成される。

【００２３】図７について説明すると、次の工程では、
堆積層３０ａ、３２ａと３０ｂ、３２ｂおよび絶縁層２
８の表面上にポリシリコン層４０が、例えば、約１００
０オングストロームの厚さに蒸着され、開口部３８ａお
よび３８ｂが充填される。ポリシリコン層４０の導電率
を高くするには、例えば、ヒ素イオンをポリシリコン層
４０に植え込む方法がある。次に、絶縁層３０ａ、３０
ｂの上面が露出するまで、化学機構研磨（ＣＭＰ）によ
り、ポリシリコン層４０と防食用ポリシリコン層３２
ａ、３２ｂの研磨を行う。

【００２４】図８について説明すると、次の工程では、
ポリシリコン層４０をマスク層として用い、ウェットエ
ッチングにより絶縁層３０ａ、３０ｂを除去した後に、
その下層の絶縁層２８を除去する。その後、従来のホト
リソグラフィならびにエッチング法により、ポリシリコ
ン層４０、絶縁層２８、およびポリシリコン層２６に対
して順次エッチングを施し、各記憶装置内の電荷蓄積コ
ンデンサの蓄積電極を画定する。以上の各工程を通じ
て、ポリシリコン層４０および２６は、各セクション４
０ａ、４０ｂおよび２６ａ、２６ｂに分割される。次
に、エッチング保護層２２をエッチング終点として、ウ
ェハ上にウェットエッチング処理が再度施され、絶縁層
２８の残りの部分が除去される。ＤＲＡＭ内の電荷蓄積
コンデンサの蓄積電極は、以上で製造が完了する。図８
に示すように、各蓄積電極は、トランク状ポリシリコン
層２６ａ／２６ｂと、断面がＬ字形のブランチ状ポリシ
リコン層４０ａ／４０ｂとを具備している。トランク状
ポリシリコン層２６ａ、２６ｂは、それぞれ、ＤＲＡＭ
内の転送トランジスタのドレイン領域１６ａおよび１６
ｂに電気的に接続されており、各々Ｔ字形の断面を有し
ている。ブランチ状ポリシリコン層４０ａ、４０ｂは、
概して中空のシリンダー状であるが、水平断面は、各堆
積層３０ａ、３２ａおよび３０ｂ、３２ｂの形状によ
り、円形、矩形、その他の形状でもよい。

【００２５】ブランチ状ポリシリコン層４０ａおよび４
０ｂは、まず初めに、トランク状ポリシリコン層２６
ａ、２６ｂの上面から垂直方向に上に向かって一定距離
だけ延びた後に、水平方向に外側に向かって延びてい
る。本発明のコンデンサの蓄積電極がこのように特定な
形状を有していることから、この蓄積電極を、以降、
「ツリー型蓄積電極」と呼び、このように形成されたコ
ンデンサを、「ツリー型電荷蓄積コンデンサ」と呼ぶこ
とにする。

【００２６】図９について説明すると、次の工程では、
誘電体膜４２ａ、４２ｂは、それぞれ、蓄積電極２６
ａ、４０ａおよび２６ｂ、４０ｂの露出面全体にわたっ
て形成される。誘電体膜４２ａ、４２ｂは、例えば、二
酸化シリコン、窒化シリコン、ＮＯ（窒化シリコン／二
酸化シリコン）、ＯＮＯ（二酸化シリコン／窒化シリコ
ン／二酸化シリコン）類により形成することができる。
次に、ポリシリコンの対向電極４４が、誘電体膜４２
ａ、４２ｂの表面に形成される。対向電極４４の形成工
程は、ＣＶＤ法により、ポリシリコン層を、例えば、約
１０００オングストロームの厚さに蒸着する第１工程
と、Ｎ型不純物をポリシリコン層に拡散して導電率を高
める第２の工程と、従来のホトリソグラフィならびにエ
ッチング法によってポリシリコン層の選択部分にエッチ
ングを施す第３の工程とから成っている。以上により、
ＤＲＡＭ内のツリー型電荷蓄積コンデンサの製造が完了
する。

【００２７】図９に図示されていないが、ＤＲＡＭチッ
プの製造を完了するためには、引き続き、ビット線の製
造工程と、パッドの接着工程と、相互接続工程と、パッ
シベーション工程と、パッケージ工程を経なければなら
ない。ただし、これらの各工程は、従来技術しか含んで
おらず、本発明の精神と範囲から逸脱することから、そ
の詳細な説明はここでは省略する。

【００２８】（実施形態２）前述した第１の実施の形態
において、トランク状ポリシリコン層は、Ｔ字形の断面
を有する一体構造である。以下の実施の形態では、別の
製造方法を用いて、トランク状ポリシリコン層が中空構
造となっている別の構造を備えた蓄積電極を形成し、蓄
積電極の表面積を広くしている。

【００２９】図１０〜図１４は、本発明によるツリー型
電荷蓄積コンデンサを有する半導体記憶装置の第２の実
施の形態を示している。本実施の形態の半導体記憶装置
は、本発明による半導体記憶装置の第２の好適な製造方
法によって作製することができる。

【００３０】第２の実施の形態のツリー型蓄積電極は、
図２のウェハ構造に基づいているが、別の構造を備えた
ＤＲＡＭ蓄積電極を作製するための別の製造方法を用い
ている。図２のものと同一の図１０〜図１４の要素に
は、同じ符号が付けられている。

【００３１】図２と共に図１０について説明する。ＣＶ
Ｄ法により、例えば、ＢＰＳＧなどの絶縁層４６を約７
０００オングストロームの厚さに蒸着する。次に、例え
ば、窒化シリコンによるエッチング保護層４８が、約１
０００オングストロームの厚さに蒸着される。その後、
従来のホトリソグラフィならびにエッチング法を用い
て、エッチング保護層４８、絶縁層４６、およびゲート
酸化膜１４の選択部分に対して順次エッチングを施し、
エッチング保護層４８の上面からドレイン領域１６ａお
よび１６ｂの上面に至る蓄積電極コンタクトホール５０
ａおよび５０ｂを形成する。次に、ポリシリコン層５２
がエッチング保護層４８上に蒸着される。さらに、例え
ば、二酸化シリコン層などの厚い絶縁層５４が、ポリシ
リコン層５２の表面上に約７０００オングストロームの
厚さに至るまで蒸着される。ここで、再びＣＶＤ法が用
いられて、絶縁層５４の上部に、絶縁層と防食用ポリシ
リコン層が順次蒸着された後、従来のホトリソグラフィ
ならびにエッチング法により、絶縁層と防食用ポリシリ
コン層が画定され、図示されるように、絶縁層５６と防
食用ポリシリコン層５８が形成される。絶縁層５６は、
例えば、約１０００オングストローム厚さに蒸着され
る、例えば、窒化シリコン層でよい。絶縁層５６と防食
用ポリシリコン層５８との組み合わせにより、堆積層５
６、５８が形成されるが、この堆積層は、２つの隣合っ
た電荷蓄積コンデンサの間の上部に位置することが好ま
しい。

【００３２】図１１について説明すると、次の工程で
は、堆積層５６、５８の各側壁に、二酸化シリコンスペ
ーサ６０ａおよび６０ｂが形成される。本実施の形態で
は、まず初めに二酸化シリコン層を約１０００オングス
トロームの厚さに蒸着する第１工程と、次に二酸化シリ
コン層にエッチングバック処理を施す第２工程を経て、
二酸化シリコンスペーサ６０ａおよび６０ｂを形成する
ことができる。その後、ＣＶＤ法により、例えば、窒化
シリコン層などの絶縁層６２を約２０００オングストロ
ーム厚さに蒸着する。さらに、ＣＭＰ法を用いて、堆積
層５６、５８の少なくとも上面が露出するまで絶縁層６
２を研磨する。

【００３３】次に図１２について説明すると、次の工程
において、堆積層５６、５８および絶縁層６２をエッチ
ングマスク層として用いることにより、二酸化シリコン
スペーサ６０ａおよび６０ｂがエッチングにより除去さ
れる。その後、堆積層５６、５８および絶縁層６２をエ
ッチングマスク層として再度使用し、ポリシリコン層５
２の表面に達するまで絶縁層５４にエッチングが施され
る。さらに、防食用ポリシリコン層５８をエッチングマ
スク層として用いて、絶縁層６２がエッチングにより取
り除かれる。このようにして、開口部６４ａおよび６４
ｂが形成される。

【００３４】さらに、図１３について説明すると、例え
ば、厚さが約１０００オングストロームのポリシリコン
層６６が、堆積層５６、５８および絶縁層５４の表面に
蒸着され、さらに、開口部６４ａおよび６４ｂを充填す
る。次に、ＣＭＰ法により、少なくとも絶縁層５６の上
面が露出するまでポリシリコン層と防食用ポリシリコン
層５８とを研磨して、ポリシリコン層６６ａおよび６６
ｂを形成する。ポリシリコン層の導電率を高めるため
に、例えば、ヒ素イオンをポリシリコン層に植え込むこ
とが可能である。

【００３５】次に図１４について説明すると、次の工程
では、ポリシリコン層６６ａと６６ｂとをマスク層とし
て用い、ウェットエッチング処理を施して、絶縁層５６
とその下層の絶縁層５４とを順次取り除く。その後、従
来のホトリソグラフィならびにエッチング法により、ポ
リシリコン層６６ａ、６６ｂおよびポリシリコン層５２
を食刻し、各記憶装置内の電荷蓄積コンデンサの蓄積電
極を画定する。ポリシリコン層６６ａ、６６ｂは、各ド
レイン領域１６ａ、１６ｂの上方部分が食刻される。ま
た、ポリシリコン層５２は、ドレイン領域１６ａ、１６
ｂの間が食刻される。以上の工程を経て、ポリシリコン
層６６ａ、６６ｂおよび５２は、セクション６６ａ、６
６ｂおよび５２ａ、５２ｂに分割される。さらに、エッ
チング保護層４８をエッチング終点として、ウェハ上に
ウェットエッチング処理が再度施され、絶縁層５４の残
存部分が取り除かれる。ＤＲＡＭ内の電荷蓄積コンデン
サの蓄積電極の製造は、以上で完了する。図１４に示す
ように、蓄積電極は、トランク状ポリシリコン層５２ａ
／５２ｂとＬ字形の断面を有するブランチ状ポリシリコ
ン層６６ａ／６６ｂを具備している。トランク状ポリシ
リコン層５２ａ、５２ｂは、それぞれＤＲＡＭ内の転送
トランジスタのドレイン領域１６ａおよび１６ｂに電気
的に接続され、Ｕ字形の断面を有している。ブランチ状
ポリシリコン層６６ａ、６６ｂは、概して中空のシリン
ダー形状であるが、水平断面は、円形、矩形、または他
の形状でもよい。ブランチ状ポリシリコン層６６ａ、６
６ｂは、まず初めにトランク状ポリシリコン層５２ａ、
５２ｂの上部周辺表面から一定距離だけ垂直に延びた
後、内側に向かって水平に延びている。この後に続く処
理工程は、従来の工程と変わらないことから、ここでは
省略する。

【００３６】（実施形態３）上述の第１および第２の実
施の形態では、Ｌ字形の断面を有するブランチ状電極層
を具備していた。ブランチ状電極層には、断面において
Ｌ字形の２つのブランチが形成されている。しかしなが
ら、本発明は、このような形状に限定されるものではな
く、ブランチ状電極層の断面に見られるＬ字形ブランチ
の数は、１つだけでもよい。以下の実施の形態では、断
面がＬ字形のブランチを１つだけ有するブランチ状電極
を備えた蓄積電極について説明する。

【００３７】図１５に、本発明によるツリー型電荷蓄積
コンデンサを備えた半導体記憶装置の第３の実施の形態
を示している。本実施の形態の半導体記憶装置は、本発
明による半導体記憶装置の第３の好適な製造方法によっ
て作製することができる。

【００３８】第３の実施の形態のツリー型蓄積電極は、
図１３のウェハ構造に基づいているが、別の構造を備え
たＤＲＡＭ蓄積電極を作製するための別の製造方法を用
いている。また、図１３のものと同一の図１５の要素に
は、同じ符号が付けられている。

【００３９】次に、図１５と共に図１３について説明す
る。ポリシリコン層６６ａ、６６ｂをマスク層として用
いて、ウェットエッチング法により、絶縁層５６とその
下層の絶縁層５４を順次取り除く。その後、従来のホト
リソグラフィならびにエッチング法を用いて、ポリシリ
コン層６６ａ、６６ｂおよびポリシリコン層５２を食刻
し、各記憶装置内の電荷蓄積コンデンサの蓄積電極を画
定する。さらに、ポリシリコン層６６ａ、６６ｂにエッ
チングが施され、各層の垂直端部が除去される。次に、
ポリシリコン層５２にエッチングが施され、ドレイン領
域１６ａと１６ｂの間の一部が取り除かれる。以上の工
程を経て、ポリシリコン層５２は、セクション５２ａお
よび５２ｂに分割され、ポリシリコン層６６ａおよび６
６ｂは、それぞれ１端部のみがポリシリコン層５２ａお
よび５２ｂに接続された形状となる。次に、エッチング
保護層４８をエッチング終点として、ウェットエッチン
グ処理が再度施され、残りの絶縁層５４が取り除かれ
る。ＤＲＡＭ内の電荷蓄積コンデンサの蓄積電極の製造
は、以上で完了する。図１５に示すように、蓄積電極
は、トランク状ポリシリコン層５２ａ／５２ｂとＬ字形
の断面を有するブランチ状ポリシリコン層６６ａ／６６
ｂを具備している。トランク状ポリシリコン層５２ａ、
５２ｂは、それぞれＤＲＡＭ内の転送トランジスタのド
レイン領域１６ａおよび１６ｂに電気的に接続され、Ｔ
字形の断面を有している。ブランチ状ポリシリコン層６
６ａ、６６ｂは、それぞれＬ字形の断面を有するブラン
チを１つだけ有しており、まず初めにトランク状ポリシ
リコン層５２ａ、５２ｂの上部周辺エッジ部から一定の
距離だけ垂直に上方に向かって延びた後、各トランク状
ポリシリコン層５２ａ、５２ｂの別の周辺エッジ部に向
かって水平に延びている。この後に続く処理工程は、従
来の工程と変わらないことから、ここでは省略してい
る。

【００４０】（実施形態４）前記第１、第２、ならびに
第３の実施の形態では、蓄積電極は、Ｌ字形の断面を有
するブランチ状電極層を１つだけ具備していた。しかし
ながら、Ｌ字形の断面を有するブランチ状電極層の数
は、１つに限定されるものではなく、各蓄積電極に対し
て２、３、またはそれ以上であってもよい。以下に述べ
る実施の形態では、それぞれＬ字形の断面を有する２つ
のブランチ状電極層を備えた蓄積電極について説明す
る。

【００４１】図１６〜図１９は、本発明によるツリー型
電荷蓄積コンデンサを備えた半導体記憶装置の第４の実
施の形態を示している。本実施の形態の半導体記憶装置
は、本発明による半導体記憶装置の第４の好適な製造方
法によって作製可能である。

【００４２】第４の実施の形態のツリー型蓄積電極は、
図７のウェハ構造に基づいているが、別の構造を備えた
ＤＲＡＭ蓄積電極を作製するための別の製造方法を用い
ている。図７のものと同一の図１６〜図１９の要素に
は、同じ符号が付けられている。

【００４３】図１６と共に図７について説明する。次の
工程では、ポリシリコン層４０をマスク層として用い
て、ウェットエッチング法により、絶縁層３０ａおよび
３０ｂを取り除く。その後、ポリシリコン層４０および
絶縁層２８の表面上に、例えば、二酸化シリコンによる
絶縁層６８が蒸着される。次に、絶縁層６８の表面上
に、絶縁層と防食用ポリシリコン層とが順次蒸着され
る。従来のホトリソグラフィならびにエッチング法を用
いて、この絶縁層と防食用ポリシリコン層とが画定さ
れ、図示されるように、絶縁層７０ａおよび７０ｂと防
食用ポリシリコン層７２ａおよび７２ｂとが形成され
る。絶縁層７０ａおよび７０ｂは、約１０００オングス
トロームの厚さに蒸着された、例えば、窒化シリコン層
でもよい。防食用ポリシリコン層７２ａおよび７２ｂ
は、例えば、約１０００オングストロームの厚さに蒸着
される。絶縁層７０ａと防食用ポリシリコン層７２ａと
により堆積層７０ａ、７２ａが形成されるが、この堆積
層は、対応するドレイン領域１６ａの上方に位置するこ
とが好ましい。同様に、絶縁層７０ｂと防食用ポリシリ
コン層７２ｂとにより別の堆積層７０ｂ、７２ｂが形成
されるが、この堆積層は、対応するドレイン領域１６ｂ
の上方に位置することが好ましい。次に、堆積層７０
ａ、７２ａ、および７０ｂ、７２ｂの各側壁に、二酸化
シリコンスペーサ７４ａおよび７４ｂが形成される。本
実施の形態では、まず初めに二酸化シリコン層を例えば
約１０００オングストロームの厚さに蒸着する第１工程
と、次に二酸化シリコン層にエッチングバック処理を施
す第２工程とによって、この二酸化シリコンスペーサ７
４ａおよび７４ｂを形成することができる。

【００４４】次に、図１７について説明すると、次の工
程では、ＣＶＤ法により、例えば、窒化シリコンによる
絶縁層７６を約２０００オングストロームの厚さに蒸着
する。次に、ＣＭＰ法により、堆積層７０ａ、７２ａお
よび７０ｂ、７２ｂの少なくとも上面が露出するまで、
絶縁層７６を研磨する。その後、堆積層７０ａ、７２ａ
および７０ｂ、７２ｂと絶縁層７６をエッチングマスク
層として用い、二酸化シリコンスペーサ７４ａおよび７
４ｂがエッチングにより除去される。さらに、堆積層７
０ａ、７２ａおよび７０ｂ、７２ｂと絶縁層７６をエッ
チングマスク層として再度使用し、ポリシリコン層２６
の表面に達するまで絶縁層６８および２８にエッチング
が施され、開口部７８ａおよび７８ｂが形成される。

【００４５】図１８について説明すると、次の工程で
は、防食用ポリシリコン層７２ａ、７２ｂをエッチング
マスク層として使用し、エッチングにより絶縁層７６が
取り除かれる。次に、堆積層７０ａ、７２ａおよび７０
ｂ、７２ｂと絶縁層６８の表面に例えば約１０００オン
グストロームの厚さにポリシリコン層８０が蒸着され、
開口部７８ａおよび７８ｂも充填される。ポリシリコン
層８０の導電率を高めるために、例えば、ポリシリコン
層８０にヒ素イオンを植え込む方法がある。さらに、Ｃ
ＭＰ法により、絶縁層７０ａ、７０ｂの少なくとも上面
が露出するまでポリシリコン層８０と防食用ポリシリコ
ン層７２ａ、７２ｂとが研磨される。次に、ポリシリコ
ン層８０をマスク層として用いて、ウェットエッチング
法により、絶縁層７０ａ、７０ｂおよびその下層の絶縁
層６８および２８を順次取り除く。

【００４６】さらに図１９について説明すると、次の工
程において、従来のホトリソグラフィならびにエッチン
グ法を用いて、ポリシリコン層８０、絶縁層６８、ポリ
シリコン層４０、絶縁層２８、およびポリシリコン層２
６に対して順次エッチングを施し、各記憶装置内の電荷
蓄積コンデンサの蓄積電極を画定する。すなわち、以上
の工程を経て、ポリシリコン層８０、４０、および２６
は、図示するように、セクション８０ａ、８０ｂ、４０
ａ、４０ｂ、および２６ａ、２６ｂに分割される。次
に、エッチング保護層２２をエッチング終点として、ウ
ェットエッチング法により、残存している絶縁層６８お
よび２８を取り除く。ＤＲＡＭ内の電荷蓄積コンデンサ
の蓄積電極の製造は、以上で完了する。図１９に示すよ
うに、この蓄積電極は、トランク状ポリシリコン層２６
ａ／２６ｂと、それぞれ断面がＬ字形の２つのブランチ
状ポリシリコン層８０ａ／８０ｂおよび４０ａ／４０ｂ
を具備している。トランク状ポリシリコン層２６ａ、２
６ｂは、それぞれＤＲＡＭ内の転送トランジスタのドレ
イン領域１６ａおよび１６ｂと電気的に接続されてお
り、Ｔ字形の断面を有している。２つのブランチ状ポリ
シリコン層８０ａ、８０ｂおよび４０ａ、４０ｂは、概
して互いに平行であり、中空のシリンダー状であり、水
平断面を円形、矩形、あるいは他の形状にしてもよい。
ブランチ状ポリシリコン層８０ａ、８０ｂ、および４０
ａ、４０ｂは、それぞれ、ポリシリコン層２６ａ、２６
ｂの上面から一定距離だけ垂直方向に上に向かって延び
た後、水平に外側に向かって延びている。この後に続く
処理工程は、従来の工程と変わらないことから、ここで
は省略している。２つ以上のブランチ状電極層が必要で
あれば、本実施の形態に関して述べられた工程にしたが
って堆積層の形成を繰返し行うことにより、さらにブラ
ンチを作製することができる。

【００４７】（実施形態５）前記第１〜第４の実施の形
態において、蓄積電極のブランチ状電極層の断面は、す
べてＬ字形であった。しかしながら、本発明は、この形
状に限定されていない。蓄積電極のブランチ状電極層
は、他の各種断面形状を用いることが可能である。以下
の実施の形態では、蓄積電極のブランチ状電極層の１つ
がＬ字形の断面を有しているが、別のブランチ状電極層
の断面はＴ字形である。

【００４８】図２０と図２１は、本発明によるツリー型
電荷蓄積コンデンサを備えた半導体記憶装置の第５の実
施の形態を示している。本実施の形態の半導体記憶装置
は、本発明による半導体記憶装置の第５の好適な製造方
法によって作製することができる。

【００４９】第５の実施の形態のツリー型蓄積電極は、
図７のウェハ構造に基づくものであるが、別の構造を備
えたＤＲＡＭ蓄積電極を作製する別の製造方法を用いて
いる。図７のものと同一な図２０および図２１の要素に
は、同じ符号が付けられている。

【００５０】図２０と共に図７について説明すると、次
の工程では、ポリシリコン層４０をマスク層として用
い、ウェットエッチング法により、絶縁層３０ａと３０
ｂとが取り除かれる。さらに、ＣＶＤ法により、絶縁層
２８およびポリシリコン層４０の表面上に、例えば、二
酸化シリコン層などの絶縁層８２が蒸着される。その
後、従来のホトリソグラフィならびにエッチング法によ
り、ポリシリコン層２６の表面に達するまで絶縁層８２
と絶縁層２８の選択部分に順次エッチングが施され、こ
れにより、開口部８４ａおよび８４ｂが形成される。開
口部８４ａおよび８４ｂは、それぞれ対応するドレイン
領域１６ａおよび１６ｂの上方に位置することが好まし
い。次に、ＣＶＤ法により、絶縁層８２の表面上に、ポ
リシリコン層８６を、例えば、約１０００オングストロ
ームの厚さに蒸着し、開口部８４ａおよび８４ｂを充填
する。ポリシリコン層８６の導電率を高めるために、ポ
リシリコン層８６に、例えば、ヒ素イオンを植え込む方
法がある。

【００５１】次に、図２１について説明すると、次の工
程において、従来のホトリソグラフィならびにエッチン
グ法により、ポリシリコン層８６、絶縁層８２、ポリシ
リコン層４０、絶縁層２８、およびポリシリコン層２６
に対して順次エッチングを施し、各記憶装置内の電荷蓄
積コンデンサの蓄積電極を画定する。以上の工程を経
て、図示されるように、ポリシリコン層８６、４０、お
よび２６がセクション８６ａ、８６ｂ、４０ａ、４０
ｂ、および２６ａ、２６ｂに分割される。次に、エッチ
ング保護層２２をエッチング終点として、ウェットエッ
チング処理を施し、絶縁層８２および２８を除去する。
以上で、ＤＲＡＭ内の電荷蓄積コンデンサの蓄積電極の
製造は終了する。図２１に示すように、蓄積電極は、ト
ランク状ポリシリコン層２６ａ／２６ｂと、断面がＬ字
形のブランチ状ポリシリコン層４０ａ／４０ｂと、断面
がＴ字形の別のブランチ状ポリシリコン層８６ａ／８０
ｂとを具備している。トランク状ポリシリコン層２６
ａ、２６ｂは、それぞれＤＲＡＭ内の転送トランジスタ
のドレイン領域１６ａおよび１６ｂに電気的に接続さ
れ、断面がＴ字形である。断面がＬ字形のブランチ状ポ
リシリコン層４０ａおよび４０ｂは、概して中空のシリ
ンダー形状であるが、水平断面は、円形、矩形、あるい
は他の形状でもよい。ブランチ状ポリシリコン層４０ａ
および４０ｂは、トランク状ポリシリコン層２６ａと２
６ｂの上面から一定距離だけ垂直に上方向に延びてか
ら、水平に外側に向かって延びている。ブランチ状ポリ
シリコン層８６ａおよび８６ｂの垂直方向のセクション
は、概して中空のシリンダー形状であるが、水平断面
は、円形、矩形、あるいは他の形状でもよい。ブランチ
状ポリシリコン層８６ａおよび８６ｂは、トランク状ポ
リシリコン層２６ａおよび２６ｂの上面から一定距離だ
け垂直に上方向に延びてから、水平方向に外側に向かっ
て延びている。

【００５２】（実施形態６）以下の第６の実施の形態で
は、別の方法を用いて別の構造による蓄積電極を形成す
る。本実施の形態の蓄積電極の構造は、第５の実施の形
態のものと非常によく似ている。異なる点は、ブランチ
状ポリシリコン層にあり、第５の実施の形態のようなＴ
字形の断面を用いる代わりに、本実施の形態では柱状構
造を用いている。

【００５３】第６の実施の形態のツリー型蓄積電極は、
図２０のウェハ構造に基づいているが、別の製造方法に
より、別の構造を備えたＤＲＡＭ蓄積電極を作製してい
る。図２０のものと同一な図２２の要素には、同じ符号
が付けられている。

【００５４】図２２と共に図２０について説明する。Ｃ
ＭＰ法により、絶縁層８２の少なくとも上面が露出する
まで、ポリシリコン層８６を研磨し、図示するように、
柱状ポリシリコン層８８ａおよび８８ｂを形成する。次
に、ポリシリコン層４０をマスク層として、ウェットエ
ッチング処理を施し、絶縁層８２と絶縁層２８の露出部
分を除去する。さらに、従来のホトリソグラフィならび
にエッチング法により、エッチング保護層２２の表面が
露出するまで、ポリシリコン層４０、絶縁層２８、およ
びポリシリコン層２６の選択部分に対して順次エッチン
グが施される。これにより、各記憶装置内の電荷蓄積コ
ンデンサの蓄積電極が画定される。以上の工程を経て、
図示されるように、ポリシリコン層４０および２６が、
セクション４０ａ、４０ｂ、および２６ａ、２６ｂに分
割される。次に、エッチング保護層２２をエッチング終
点として、ウェットエッチング処理が再度施され、絶縁
層２８が除去される。ＤＲＡＭ内の電荷蓄積コンデンサ
の蓄積電極の製造は、以上により完了する。図２２に示
す通り、蓄積電極は、トランク状ポリシリコン層２６ａ
／２６ｂと、断面がＬ字形の１のブランチ状ポリシリコ
ン層４０ａ／４０ｂと、柱形ブランチ状ポリシリコン層
８８ａ／８８ｂとを具備している。トランク状ポリシリ
コン層２６ａおよび２６ｂは、ＤＲＡＭ内の転送トラン
ジスタの各ドレイン領域１６ａおよび１６ｂと電気的に
接続されている。Ｌ字形構造を備えたブランチ状ポリシ
リコン層４０ａおよび４０ｂは、概して中空のシリンダ
ー状であるが、水平断面は、円形、矩形、あるいは他の
形状でもよい。ブランチ状ポリシリコン層４０ａおよび
４０ｂは、トランク状ポリシリコン層２６ａおよび２６
ｂの上面から一定距離だけ垂直方向上向きに延びた後、
水平に外側に向かって延びている。柱形ブランチ状ポリ
シリコン層８８ａおよび８８ｂは、トランク状ポリシリ
コン層２６ａの上面から垂直方向上向きに延びており、
その水平断面は、円形、矩形、あるいは他の形状でもよ
い。

【００５５】（実施形態７）前記第１〜第６の実施の形
態では、トランク状ポリシリコン層の水平部分の底部表
面は、エッチング保護層と接しており、さらに、ＣＭＰ
によって堆積層の上方にあるポリシリコン層の除去とセ
クション分割を行った。しかしながら、本発明は、この
内容に限定されてはいない。以下に述べる実施の形態で
は、トランク状ポリシリコン層の水平部分の底部表面
が、その下層のエッチング保護層から分離しているた
め、蓄積電極の表面積が広くなっている。さらに、ここ
では、従来のホトリソグラフィならびにエッチング法を
用いて堆積層の上方に位置するポリシリコン層を分割す
るなどの代替技法についても説明する。

【００５６】図２３〜図２７は、本発明によるツリー型
電荷蓄積コンデンサを備えた半導体記憶装置の第７の実
施の形態を示している。本実施の形態の半導体記憶装置
は、本発明による半導体記憶装置の第７の好適な製造方
法によって作製される。

【００５７】第７の実施の形態のツリー型蓄積電極は、
図２のウェハ構造に基づいているが、別の製造方法を用
いて、別の構造を備えたＤＲＡＭ蓄積電極を作製する。
図２のものと同一な図２３〜図２７の要素には、同じ符
号が付けられている。

【００５８】図２３と共に図２について説明すると、Ｃ
ＶＤ法により、絶縁層９０、エッチング保護層９２、お
よび絶縁層９４が蒸着される。例えば、絶縁層９０は、
約７０００オングストロームの厚さに蒸着されたＢＰＳ
Ｇ層であってもよい。例えば、エッチング保護層９２
は、約１０００オングストロームの厚さに蒸着された窒
化シリコン層でもよい。例えば、絶縁層９４は、約１０
００オングストロームの厚さに蒸着された二酸化シリコ
ン層でもよい。その後、従来のホトリソグラフィならび
にエッチング法により、絶縁層９４、エッチング保護層
９２、絶縁層９０、およびゲート酸化膜１４に対し、順
次選択的にエッチングを施す。その結果、蓄積電極コン
タクトホール９６ａおよび９６ｂが形成される。蓄積電
極コンタクトホール９６ａおよび９６ｂは、絶縁層９４
の上面から、それぞれドレイン領域１６ａおよび１６ｂ
の上面まで延びている。次に、絶縁層９４の表面にポリ
シリコン層が蒸着され、さらに、蓄積電極コンタクトホ
ール９６ａおよび９６ｂが充填される。その後、再度従
来のホトリソグラフィならびにエッチング法によりポリ
シリコン層が画定され、図示するように、ポリシリコン
層９８が形成される。ポリシリコン層の導電率を高める
ために、ポリシリコン層に、例えば、ヒ素イオンが植え
込まれる。図２３に示す通り、ポリシリコン層９８によ
り、蓄積電極コンタクトホール９６ａおよび９６ｂが充
填され、さらに、絶縁層９４の表面が覆われる。次に、
ポリシリコン層９８の表面上に、例えば、二酸化シリコ
ンなどの絶縁層１００が、約７０００オングストローム
の厚さに蒸着される。

【００５９】図２４について説明すると、次の工程で
は、絶縁層１００の表面上に、絶縁層と防食用ポリシリ
コン層が順次蒸着される。さらに、従来のホトリソグラ
フィならびにエッチング法によって該絶縁層と該防食用
ポリシリコン層が画定され、図示するように、一体シリ
ンダー型絶縁層１０２ａおよび１０２ｂと防食用ポリシ
リコン層１０４ａおよび１０４ｂが形成される。絶縁層
１０２ａおよび１０２ｂと防食用ポリシリコン層１０４
ａおよび１０４ｂの水平断面は、円形、矩形、あるいは
他の形状でもよい。絶縁層１０２ａおよび１０２ｂは、
例えば、約１０００オングストロームの厚さに蒸着され
た窒化シリコン層でもよい。防食用ポリシリコン層１０
４ａおよび１０４ｂは、例えば、約１０００オングスト
ロームの厚さに蒸着される。絶縁層１０２ａは、防食用
ポリシリコン層１０４ａと共に堆積層１０２ａ、１０４
ａを形成するが、この堆積層は、対応するドレイン領域
１６ａの上方に位置することが好ましい。同様に、絶縁
層１０２ｂは、防食用ポリシリコン層１０４ｂと共に堆
積層１０２ｂ、１０４ｂを形成するが、この堆積層は、
対応するドレイン領域１６ｂの上方に位置することが好
ましい。次に、堆積層１０２ａ、１０４ａ、および１０
２ｂ、１０４ｂの側壁に、それぞれ二酸化シリコンスペ
ーサ１０６ａ、１０６ｂが形成される。本実施の形態で
は、二酸化シリコン層を、例えば、約１０００オングス
トロームの厚さに蒸着する第１工程と、二酸化シリコン
層にエッチングバック処理を施す第２工程とを経て、二
酸化シリコンスペーサ１０６ａおよび１０６ｂを形成す
ることができる。その後、ＣＶＤ法により、例えば、窒
化シリコン層などの絶縁層１０８を約２０００オングス
トロームの厚さに蒸着する。さらに、ＣＭＰ法によっ
て、堆積層１０２ａ、１０４ａ、および１０２ｂ、１０
４ｂの少なくとも上面が露出するまで、絶縁層１０８を
研磨する。

【００６０】次に図２５について説明すると、次の工程
では、堆積層１０２ａ、１０４ａ、および１０２ｂ、１
０４ｂと絶縁層１０８をエッチングマスク層として用
い、二酸化シリコンスペーサ１０６ａおよび１０６ｂ
が、エッチングによって取り除かれる。さらに、同じ堆
積層１０２ａ、１０４ａ、および１０２ｂ、１０４ｂと
絶縁層１０８をエッチングマスクとして用い、ポリシリ
コン層９８の表面に達するまで、絶縁層１００にエッチ
ング処理が行われる。次に、防食用ポリシリコン層１０
４ａ、１０４ｂをエッチングマスクとして用い、エッチ
ングにより絶縁層１０８が除去される。以上により、開
口部１１０ａおよび１１０ｂが形成される。

【００６１】次に、図２６について説明すると、次の工
程では、堆積層１０２ａ、１０４ａ、および１０２ｂ、
１０４ｂと絶縁層１００の表面上に、ポリシリコン層１
１２が、例えば、約１０００オングストローム厚さに蒸
着され、さらに、開口部１００ａおよび１１０ｂを充填
する。ポリシリコン層１１２の導電率を高めるために、
例えば、ヒ素イオンがポリシリコン層１１２に植え込ま
れる。その後、従来のホトリソグラフィならびにエッチ
ング法により、ポリシリコン層１１２および防食用ポリ
シリコン層１０４ａ、１０４ｂが画定される。その結
果、絶縁層１０２ａ、１０２ｂの上方部分が分割され、
図示するような構造が形成される。

【００６２】次に図２７について説明すると、次の工程
では、ポリシリコン層１１２と防食用ポリシリコン層１
０４ａ、１０４ｂとをマスク層として用い、ウェットエ
ッチング処理により、絶縁層１０２ａ、１０２ｂとその
下層の絶縁層１００とを順次取り除く。その後、従来の
ホトリソグラフィならびにエッチング法により、ポリシ
リコン層１１２、絶縁層１００、およびポリシリコン層
９８に対して順次エッチングを施し、各記憶装置の電荷
蓄積コンデンサの蓄積電極を画定する。以上の工程を経
て、ポリシリコン層１１２および９８は、セクション１
１２ａ、１１２ｂならびに９８ａ、９８ｂに分割され
る。次に、エッチング保護層９２をエッチング終点とし
て用い、ウェットエッチング処理を再度施して、絶縁層
１００および９４を除去する。ＤＲＡＭ内の電荷蓄積コ
ンデンサの蓄積電極の製造は、以上で完了する。図２７
に示すように、この蓄積電極は、トランク状ポリシリコ
ン層９８ａ／９８ｂと断面がＴ字形のブランチ状ポリシ
リコン層１１２ａ／１１２ｂとを具備している。トラン
ク状ポリシリコン層９８ａ、９８ｂは、ＤＲＡＭ内の転
送トランジスタの各ドレイン領域１６ａ、１６ｂと電気
的に接続されている。トランク状ポリシリコン層の水平
部分の下面とエッチング保護層９２の上面との間には一
定の距離が保たれており、これにより、蓄積電極の表面
積が広くなっている。ブランチ状ポリシリコン層１１２
ａおよび１１２ｂは、概して中空のシリンダー形状であ
るが、その水平断面は、円形、矩形、あるいは他の形状
でもよい。ブランチ状ポリシリコン層１１２ａおよび１
１２ｂは、トランク状ポリシリコン層９８ａ、９８ｂの
上面から一定の距離だけ垂直に上に向かって延び、さら
に水平に外側に向かって延びている。

【００６３】以上開示された実施の形態は、単独でも利
用できるが、組み合わせによって１つのＤＲＡＭチップ
内に多種多様なサイズおよび形状を備えた蓄積電極にす
ることも可能なことは、半導体製造に関わる当業者にと
って明らかである。このような変形は、すべて本発明の
範囲内に含まれるものとする。

【００６４】添付図面において、本発明の転送トランジ
スタのドレインは、シリコン基板の拡散領域をベースに
しているが、他の変形例、例えば、トレンチ型ドレイン
領域なども可能である。

【００６５】添付図面の構成要素は、説明のために概略
的に示したものであり、実際の尺度を示すものではな
い。図示されている本発明の構成要素に関する形状、寸
法、ならびに伸張部分の角度は、本発明の範囲に関する
限定条件とはならない。

【００６６】本発明は、例示と好適な実施の形態に基づ
き説明がなされてきたが、開示された実施の形態に限定
されないことは明らかである。むしろ、当業者にとって
明らかなように、本発明は、多種多様な修正および同様
の変形もその範囲内に含むことを意図するものである。
したがって、添付クレームは、上記の各種修正ならびに
同様の変形がすべて網羅されるように、最も広い解釈が
なされなければならない。

【図面の簡単な説明】

【図１】ＤＲＡＭ装置の記憶セルを示す回路図である。

【図２】本発明による半導体記憶装置の第１の実施の形
態と本発明によるその製造方法を示す工程別断面図であ
る（その１）。

【図３】本発明による半導体記憶装置の第１の実施の形
態と本発明によるその製造方法を示す工程別断面図であ
る（その２）。

【図４】本発明による半導体記憶装置の第１の実施の形
態と本発明によるその製造方法を示す工程別断面図であ
る（その３）。

【図５】本発明による半導体記憶装置の第１の実施の形
態と本発明によるその製造方法を示す工程別断面図であ
る（その４）。

【図６】本発明による半導体記憶装置の第１の実施の形
態と本発明によるその製造方法を示す工程別断面図であ
る（その５）。

【図７】本発明による半導体記憶装置の第１の実施の形
態と本発明によるその製造方法を示す工程別断面図であ
る（その６）。

【図８】本発明による半導体記憶装置の第１の実施の形
態と本発明によるその製造方法を示す工程別断面図であ
る（その７）。

【図９】本発明による半導体記憶装置の第１の実施の形
態と本発明によるその製造方法を示す工程別断面図であ
る（その８）。

【図１０】本発明による半導体記憶装置の第２の実施の
形態と本発明によるその製造方法を示す工程別断面図で
ある（その１）。

【図１１】本発明による半導体記憶装置の第２の実施の
形態と本発明によるその製造方法を示す工程別断面図で
ある（その２）。

【図１２】本発明による半導体記憶装置の第２の実施の
形態と本発明によるその製造方法を示す工程別断面図で
ある（その３）。

【図１３】本発明による半導体記憶装置の第２の実施の
形態と本発明によるその製造方法を示す工程別断面図で
ある（その４）。

【図１４】本発明による半導体記憶装置の第２の実施の
形態と本発明によるその製造方法を示す工程別断面図で
ある（その５）。

【図１５】本発明による半導体記憶装置の第３の実施の
形態と本発明によるその製造方法を示す断面図である。

【図１６】本発明による半導体記憶装置の第４の実施の
形態と本発明によるその製造方法を示す工程別断面図で
ある（その１）。

【図１７】本発明による半導体記憶装置の第４の実施の
形態と本発明によるその製造方法を示す工程別断面図で
ある（その２）。

【図１８】本発明による半導体記憶装置の第４の実施の
形態と本発明によるその製造方法を示す工程別断面図で
ある（その３）。

【図１９】本発明による半導体記憶装置の第４の実施の
形態と本発明によるその製造方法を示す工程別断面図で
ある（その４）。

【図２０】本発明による半導体記憶装置の第５の実施の
形態と本発明によるその製造方法を示す工程別断面図で
ある（その１）。

【図２１】本発明による半導体記憶装置の第５の実施の
形態と本発明によるその製造方法を示す工程別断面図で
ある（その２）。

【図２２】本発明による半導体記憶装置の第６の実施の
形態と本発明によるその製造方法を示す断面図である。

【図２３】本発明による半導体記憶装置の第７の実施の
形態と本発明によるその製造方法を示す工程別断面図で
ある（その１）。

【図２４】本発明による半導体記憶装置の第７の実施の
形態と本発明によるその製造方法を示す工程別断面図で
ある（その２）。

【図２５】本発明による半導体記憶装置の第７の実施の
形態と本発明によるその製造方法を示す工程別断面図で
ある（その３）。

【図２６】本発明による半導体記憶装置の第７の実施の
形態と本発明によるその製造方法を示す工程別断面図で
ある（その４）。

【図２７】本発明による半導体記憶装置の第７の実施の
形態と本発明によるその製造方法を示す工程別断面図で
ある（その５）。

【符号の説明】

１０シリコン基板１６ドレイン領域２０絶縁層２２エッチング保護層２６ポリシリコン層２８絶縁層４０ポリシリコン層４２誘電体膜５２ポリシリコン層６６ポリシリコン層８０ポリシリコン層８６ポリシリコン層８８ポリシリコン層９８ポリシリコン層１１２ポリシリコン層

Claims

【特許請求の範囲】

【請求項１】基板と、前記基板に形成されたソース／ドレイン領域を有する転
送トランジスタと、前記転送トランジスタの前記ソース／ドレイン領域のい
ずれか１つと電気的に接続された電荷蓄積コンデンサ
と、から成り、かつ前記電荷蓄積コンデンサが、前記転送トランジスタの前記ソース／ドレイン領域のい
ずれか１つと電気的に接続された下方端部を備え、かつ
前記下方端部からほぼ垂直に一定距離だけ上部地点まで
延び、さらに前記上部地点からほぼ水平に外側に向かっ
て延びていることを特徴とするトランク状導電層と、断面がほぼＬ字形であり、かつ前記トランク状導電層の
上面に接続された第１端部を備えているブランチ状導電
層において、前記トランク状導電層と前記ブランチ状導
電層との組み合わせにより電荷蓄積コンデンサの蓄積電
極が形成されていることを特徴とする少なくとも１のブ
ランチ状導電層と、前記トランク状導電層と前記ブランチ状導電層との露出
面に拡がる誘電体層と、前記誘電体層上に拡がり、かつ前記電荷蓄積コンデンサ
の対向電極として機能するオーバーレイ導電層と、から
成ることを特徴とする半導体記憶装置。
【請求項２】前記トランク状導電層の断面がＴ字形で
あることを特徴とする請求項１に記載の半導体記憶装
置。
【請求項３】前記トランク状導電層の断面がＵ字形で
あることを特徴とする請求項１に記載の半導体記憶装
置。
【請求項４】前記第１のブランチ状導電等が前記トラ
ンク状導電層の上面に接続されていることを特徴とする
請求項２に記載の半導体記憶装置。
【請求項５】前記ブランチ状導電層の前記第１端部が
前記トランク状導電層の上面に接続されていることを特
徴とする請求項３に記載の半導体記憶装置。
【請求項６】前記ブランチ状導電層が中空のシリンダ
ー形状を有していることを特徴とする請求項１に記載の
半導体記憶装置。
【請求項７】前記少なくとも１つのブランチ状導電層
が、互いにほぼ平行に配置された２つのブランチ状導電
層を具備し、かつ各ブランチ状導電層の断面がＬ字形で
あり、各ブランチ状導電層の第１端部が前記トランク状
導電層の前記上面に接続されていることを特徴とする請
求項１に記載の半導体記憶装置。
【請求項８】基板と、前記基板に形成されたソース／ドレイン領域を有する転
送トランジスタと、前記転送トランジスタの前記ソース／ドレイン領域のい
ずれか１つと電気的に接続された電荷蓄積コンデンサ
と、から成り、さらに、前記電荷蓄積コンデンサが、前記転送トランジスタの前記ソース／ドレイン領域のい
ずれか１つと電気的に接続された下方端部を備え、かつ
前記下方端部からほぼ垂直に一定距離だけ上部地点まで
延び、さらに前記上部地点からほぼ水平に外側に向かっ
て延びていることを特徴とするトランク状導電層と、第１セグメントおよび第２セグメントを有している第１
ブランチ状導電層において、前記第１セグメントが、前
記トランク状導電層の上面に接続され、かつ第２端部ま
で垂直に上に向かって延びている第１端部を備え、前記
第２セグメントが前記第１セグメントの前記第２端部に
接続され、かつ水平に延びている第１端部を備え、さら
に、前記トランク状導電層と前記第１ブランチ状導電層
との組み合わせにより電荷蓄積コンデンサの蓄積電極が
形成されていることを特徴とする第１ブランチ状導電層
と、前記トランク状導電層と前記ブランチ状導電層との露出
面を覆っている誘電体層と、前記誘電体層上に拡がり、かつ前記電荷蓄積コンデンサ
の対向電極として機能するオーバーレイ導電層と、から
成ることを特徴とする半導体記憶装置。
【請求項９】前記トランク状導電層の断面がＴ字形で
あることを特徴とする請求項８に記載の半導体記憶装
置。
【請求項１０】前記トランク状導電層の断面がＵ字形
であることを特徴とする請求項８に記載の半導体記憶装
置。
【請求項１１】前記第１のブランチ状導電等が中空の
シリンダー形状を有していることを特徴とする請求項８
に記載の半導体記憶装置。
【請求項１２】前記第１ブランチ状導電層の前記第２
セグメントが前記第１セグメントの前記第２端部から外
側に向かって水平に延びていることを特徴とする請求項
１１に記載の半導体記憶装置。
【請求項１３】前記第１ブランチ状導電層の前記第２
セグメントが前記第１セグメントの前記第２端部から内
側に向かって水平に延びていることを特徴とする請求項
１１に記載の半導体記憶装置。
【請求項１４】前記第１のブランチ状導電層が、前記
トランク状導電層の周辺エッジ部において前記トランク
状導電層に接続され、かつ前記第１のブランチ状導電層
の前記第２セグメントが前記第１セグメントの前記第２
端部から前記トランク状導電層の別の周辺エッジ部に向
かって水平に延びていることを特徴とする請求項１１に
記載の半導体記憶装置。
【請求項１５】前記電荷蓄積コンデンサが、前記トラ
ンク状導電層の前記上面に接続された第１端部を有する
第２ブランチ状導電層をさらに具備し、前記第２ブラン
チ状導電層の露出面上に前記誘電体層がさらに形成され
ていることを特徴とする請求項８に記載の半導体記憶装
置。
【請求項１６】前記第２ブランチ状導電層の断面がＴ
字形であることを特徴とする請求項１５に記載の半導体
記憶装置。
【請求項１７】前記第２ブランチ状導電層が柱状であ
り、前記トランク状導電層の前記上面から垂直に延びて
いることを特徴とする請求項１５に記載の半導体記憶装
置。
【請求項１８】前記電荷蓄積コンデンサが、前記第１
ブランチ状導電層に対してほぼ平行な第２ブランチ状導
電層を具備し、かつ前記第２ブランチ状導電層の第１端
部が、前記トランク状導電層の前記上面に接続されてい
ることを特徴とする請求項１１に記載の半導体記憶装
置。