KR960006745B1 - 반도체 기억장치의 전하저장전극 제조방법 - Google Patents

반도체 기억장치의 전하저장전극 제조방법

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KR960006745B1 KR1019910025619A KR910025619A KR960006745B1 KR 960006745 B1 KR960006745 B1 KR 960006745B1 KR 1019910025619 A KR1019910025619 A KR 1019910025619A KR 910025619 A KR910025619 A KR 910025619A KR 960006745 B1 KR960006745 B1 KR 960006745B1
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Abstract

내용없음

Description

반도체 기억장치의 전하저장전극 제조방법
제1A도 내지 제1F도는 본발명의 제l실시예에 의해 전하저장 전극 제조과정을 나타낸 단면도.
제2A도 및 제2B도는 본발명의 제2실시예에 의해 전하저장전극 제조과정을 나타낸 단면도.
제3A도 및 제3B도는 본발명의 제3실시예에 의해 전하저장전극 제조과정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1:반도체 기판 2:소자분리 절연막
3 및 3':소오스 및 드레인전극 4:게이트 전극
5:층간절연막 6A:제1전하저장전극
6:전하저장전극용전도층 7:제1절연막
8:제2절연막 9A및9B:식각 베리어층 패턴
10:제2전하저장 전극용 전도층 l0A,10B 및 20A:제2전하저장전극
40,50 및 60:전하저장전극 100:MOSFET
본 발명은 반도체 기억장치의 전하저장전극 제조방법에 관한 것으로, 특히 전하저장 전극의 표면적을 극대화하기 위해 이웃한 전하저장전극 사이의 간격을 리소그라피(lithography) 기술에서의 최소 간격이하로 극소화하고, 전하저장극의 형태를 원통형, 2중원통형등의 구조로하여 전하저장 전극의 표면적을 최대화할 수 있는 반도체 기억창치의 전하저장 전극 제조방법에 관한 것이다.
일반적으로 반도체 기억장치의 고집적화를 이루기 위해서는 단위셀의 면적이 감소되면서 정보의 내용을 저장하는 캐패시터의 용량확보를 위해 주어진 면적에서 충분한 저하저장 전극의 표면적을 얻어야 한다.
따라서 본 발명의 목적은 패캐시터 용량의 충분한 확보를 위해 이웃한 전하저장 전극사이의 간격을 리소그라피 기술에서의 최소간격 이하로 극소화하여 전하저장 전극이 형성되는 면적을 극대화하고, 전하저장전극을 원통형, 2중원형통 등의 구조로 형성하여 전하저장 전극의 표면적을 극대화하는데 있다.
본 발명의 제1실시예에 의하면 반도체 기판 일정부분에 소자분리 절연막이 형성되고, 게이트 전극과 소오스, 드래인 전극을 포함한 MOSFET 소자에 드레인 전극에는 비트선이 연결되고, 소오스 전극에는 적층 캐패시터가 연결된 고집적 반도에 기억장이의 제조방법에 있어서, 이웃한 전하저장 전극사이의 간격을 리소그라피 기술에 의한 최소간격이하로 극소화하고 전하저장 전극의 내, 외부 측벽의 표면적을 최대화하기위하여, 반도체 기판의 일정부분에 소자분리 절연막을 형성하고, 게이트전극과 소오스, 드래인 전극을 형성하고 전체적으로 층간절연막을 형성하는 공정단계와, 상기 소오스전극 상부 일정부분의 층간절연막을 제거하여 전하저장 전극용 콘택홀을 형성하고, 제1전하저광 전극용 전도층을 증착하고, 그 상부에 제1절연막을 두껍게 형성한 후 전하저장전극 마스크를 이용하여 예정부분의 제1절연막을 식각하여 각각의 제1절연막 패턴을 형성하는 공정단계와, 제l절연막 패턴 상부에 제2절연막을 형성한 다음 식각공정으로 제1절연막 패턴측벽에 제2절연막 스페이서를 형성하고, 제2절연막 스페이서 사이의 노출된 제l전하저장전극용 전도층을 식각하여 가각의 제1전하저장전극을 형성하는 공정단계와, 상기 제2절연막 스폐이서 사이의 공간에 식각베리어층 페턴을 형성한 다음, 전체구조 상부에 제2전하저장전극용 전도층을 증착하고 식각베리어층 패턴 상부면의 제2전하저장 전극용 도전층은 식각하여 각각의 제2전하저장전극을 형성하는 공정단계와, 식각베리어층 페턴을 제거하는 단계로 이루어져 제1전하저장 전극의 가장자리에 원통형의 제2전하저장 전극이 상호접속되도록 하는 것을 특징으로 한다.
본 발명의 제2실시예에 의하면 반도체 기판 일정부분에 소자분리 절연막이 형성되고, 게이트 전극과 소오스, 드래인 전극을 포함한 MOSFET 소자에 드래인 전극에는 비트선이 연결되고, 소오스 전극에는 적층 캐패시터가 연결된 고집적 반도체 기억장치의 제조방법에 있어서, 이웃한 전하저장 전극사이의 간격을 리소그라피 기술에 의한 최소간격 이하로 극소화하고, 전하저장 전극의 내, 외부 측벽의 표면적을 최대화하기위하여, 반도체 기판의 일정부분에 소자분리 절연막을 형성하고, 게이트전극과 소오스, 드레인 전극을 형성하고 전체적으로 층간절연막을 형성하는 공정단계와, 상기 소오스전극 상부 일정부분의 층간절연막을 제거하여 전하저장 전극용 콘택홀을 형성하고, 제1전하저장 전극용 전도층을 증착하고, 그 상부에 제l절연막을 두껍게 형성한 후 전하저장 전극 마스크를 이용하여 예정부분의 제1절연막을 식각하여 각각의 제1절연막패턴을 형성하는 공정단계와, 제1절연막 패턴 상부에 제2절연막을 형성한 다음 식각공정으로 제1절연막 패턴 측벽에 제2절연막 스페이서를 형성하고, 제2절연막 스페이서 사이의 노출된 제1전하저장전극용 전도층을 식각공정으로 식각하여 각각의 제1전하저장전극을 형성하는 공정단계와, 상기 식각베리어층을 일정두께 증착하고 에치백하여 제1절연막 패턴을 노출시키고, 제2절연막 스페이서 사이에만 남긴 식각 베리어층 패턴을 형성하고 제1절연막 패턴과 제2절연막 스페이서를 완전히 제거하여 하부의 제1전하저장전극을 노출시키고 제2전하저장전극용 도전층을 증착한 다음, 제3절연막을 전체적으로 예정두께로 형성하고, 식각공정으로 제2전하저장전극용 도전층 측벽에 제3절연막 스폐이서를 형성하는 공정단계와, 제3전하저장 전극용 전도충을 전체구조 상부에 예정된 두께로 증착하고 식각베리어층 패턴 및 제3절연막 스페이서의 최상부면의 제2,3 전하저장 전극용 전도층을 식각하여 각각의 2중 원통형 제2전하저장전극을 형성하여 제1전하저장전극의 예정된 부분과 상호 연결된 2중 원통형 형태의 전하저장전극을 형성하는 공정 단계와, 노출된 제3절연막 스페이서와 식각베리어층 패턴을 제거하는 공정단계로 이루어진 것을 특징으로 한다.
본 발명의 제3실시예의 의하면 반도체 기판 일정부분에 소자분리 절연막이 형성되고, 게이트 전극과 소오스, 드래인 전극을 포함한 MOSFET 소자에 드레인 전극에는 비트선이 연결되고, 소오스 전극에는 적층 캐패시터가 연결된 고집적 반도체 기억장치의 제조방법에 있어서, 이웃한 전하저장 전극사이의 간격을 리소그라피 기술에 의한 최고간격이하로 극소화하고, 전하저장 전극의 내, 외부 측벽의 표면적을 최대화하기위하여, 반도체 기판의 일정부분에 소자분리 절연막을 형성하고, 게이트전극과 소오스, 드레인 전극을 형성하고 전체적으로 충간절연막올 형성하는 공정단계와, 상기 소오스전극 상부 일정부분의 충간절연막을 제거하여 전하저장 전극용 콘택홀을 형성하고, 제1전하저장 전극용 전도층을 증착하고, 그 상부에 제1절연막을 두껍게 형성한 후 전하저장전극 마스크를 이용하여 예정부분의 제1절연막을 식각하여 각각의 제1절연막 패턴을 형성하는 공정단계와, 제1절연막 패턴 상부에 제2절연막을 형성한 다음 식각공정으로 제1절연막 폐턴측벽에 제2절연막 스페이서를 형성하고, 제2절연막 스페이서 사이의 노출된 제1전하저장전극용 전도층을
식각하여 각각의 제1전하저장전극을 형성하는 공정단계와, 상기 제2절연막 스페이서 사이의 공간에 식각베리어층 페턴을 형성한 다음, 전채구조 상부에 제2전하저장전극용 전도층을 증착하고 식각베리어층 패턴 상부면의 제2전하저장 전극용 도전층을 식각하여 각각의 제2전하저장전극을 형성하는 공정단계와, 상기 식각베리어층 패턴을 제거하는 단계로 이루어져 중앙부의 일부가 제거된 덮개를 구비한 원통형 제2전하저장전극으로 형성하고, 제l전하저장전극과는 상호 접속되도록 하는 것을 특징으로 한다.
본 발명을 첨부된 도면을 참조로하여 설명하면 다음과 같다. 참고로 본 발명은 적층캐패시터 형성전에 하부에 먼저 비트선을 형성하는 경우에 큰 효과가 있으며, 도면상에는 편의상 비트선을 도시하지 않았다.
제1A도 내지 제1F도는 본 발명의 제1실시예에 의해 전하저장 전극 제조과정을 나타내는 단면도이다.
제lA도는 반도체 기판(1)에 소자분리 절연막(2)을 형성하고, 게이트전극(4), 소오스, 드레인전극(3,3')으로 구비되는 MOSFET(100)를 형성한 후 전체적으로 층간절연막(5)을 형성한 상태의 단면도이다. 제1B도는 상기층간 절연층(5)의 일부를 제거하여 소오스전극(3)에 전하저장 전극용 콘택홀(15)을 형성하고, 제1전하저장 전극용 전도층(6)을 형성하고, 그 상부에 제l절연막(7) 예를들어 산화막을 두껍게 형성한 상태으 단면도이다.
제1C도는 전하저장 전극 마스크를 이용하여 노출된 부분의 제1절연막(7)을 제거하여 제1절연막 패턴(7A)을 형성한 상태를 나타낸 것으로 각각의 분리된 제l절연막 패턴(7A)은 하나의 소오스 전극(3)에 각각 대응되며, 상기의 분리된 각각의 제1절연막 패턴(7A)사이의 간격은 리소그라피 기술에 의한 최소간격으로 형성할 수 있다.
제1D도는 전체적으로 제2절연막(8) 예를들어 산화막을 일정두께 증착한 후 식각공정으로 제1절연막 패턴(7A)의 측벽에 제2절연막 스페이서(8A)를 형성한다. 여기서 이웃하는 제2절연막 스페이서(18A) 사이의 간격은 리소그라피 기술에 의한 최소간격 이하로 극소화할 수 있다. 그리고 상기의 제1절연막 패턴(7A) 및 제2절연막 스페이서(7A 및 8A)를 식각베리어층으로 이용하여 노출된 제1전하저장 전극용 전도층(6)을 식각함으로써 하나의 소오스전극(3)에 연결된 하나의 제1전하저장 전극(6A)을 형성한 다음, 전체구조 상부에 상기 절연막에 대한 식각베리어층(9) 예를들어 질화막을 일정두께 증착하여 상기 제2절연막 스페이서(8A)사이에의 공간에 완전히 식각베리어층(9)이 채워진 것을 도시한다.
제1E도는 상기 식각 베리어층(9)을 일정두께 에치백하여 상기 제1희생절연막 패턴(7A)을 노출시키고, 제2절연막 스페이서(8A) 사이에만 남긴 식각베리어층 패턴(9A)을 형성하고 노출되는 제1절연막 패턴(7A)과 제2절연막 스페이서(8A)를 완전히 제거하여 하부의 제1전하저장전극(6A)을 노출시키고 전체구조 상부에 제2차 전하저장 전극용 전도층(10)을 증착한 상태의 단면도이다.
제1F도는 제2차 전하저장 전극용 전도층(10)의 일정두께를 블랜켓(blanket) 식각 또는 에치백(Etchback) 공정으로 식각하여 식각베리어층 패턴(9A)의 측벽에 원통형 스페이서의 제2전하저장전극(10A)을 형성하여, 하부의 제1전하저장전극(6A)의 가장자리에서 상부의 제2전하저장전극(l0A)을 상호접속시킨 전하저장전극(40)을 형성하고, 남아있는 식각베리어층 패턴(9A)을 완전히 제거한 상태의 단면도이다.
상기의 제2전하저장 전극용 전도층(10)을 블렌켓 식각하는 공정은 상기의 제2전하저장 전극용 전도층(10)을 형성한 후 마스크 없이 식각하여 식각베리어층 패턴(9A) 측벽에 원통형 스페이서의 제2전하저장전극(10A)를 형성한다. 이때 하부 제1전하저장전극(6A)의 일정두께가 식각될 수도 있다.
상기의 제2전하저광 전극용 전도층(10)의 일정두께를 에치백하는 공정은 제2전하저장 전극용 전도층(10)상부에 감광막(도시안됨)을 도포한 후 식각선택비를 1:1로하여 감광막과 제2전하저장 전극용 전도층(l0)을 일정두께 식각하여 원통형 제2전하저장전극이 제1전하저장전극(6A)에 접속된 전하저장 전극을 형성한 다음 감광막을 제거한다.
제2A도 및 제2B도는 본고안의 제2실시예에 의해 2중원통구조의 전하저장 전극을 형성하는 것을 도시한 단면도로서 그 제조과정은 제1A도 내지 제1E도까지는 동일한 제조과정을 거친후 제2A도로 연결된다.
제2A도는 제1E도 이후 제2차 전하저장 전극용 전도층(10)을 형성하고 전체구조 상부에 제3절연막(11) 예를들어 산화막을 일정두께 증착하고, 제3절연막(11)을 식각하여 식각베리어층 패턴(9A) 측벽의 제2전하저장 전극용 전도층(10) 측벽에 제3절연막 스페이서(1lA)를 형성한 다음, 전체구조 상부에 제3전하저장 전극용 전도층(12)을 증착한 상태의 단면도이다.
여기에서 주지할점은 상기 제3절연막(11)을 증착하기 전에 제2전하저장 전극용 전도층(10)을 일정두께 에치백하여 상기의 식각베리어층 패턴(9A) 측벽에 제2전하저장 전극용 도전층 스페이서를 형성하고, 그 상부에 제3희생절연막(11)을 증착한 다음 식각공정으로 제2전하저장 전극용 도전층 스페이서 측벽에 제3절연막 스페이서(1lA)를 형성해도 된다는 점이다.
제2B도는 제2및 제3전하저장 전극용 전도층(10 및 12)을 제1실시예에서 설명한 블란켓 식각공정 또는 에치백 공정으로 식각베리어층 패턴(9A) 및 제3절연막 스페이서(1lA) 측벽에 2중원통 형태의 제2전하저장전극(20A)을 형성하여 제1전하저장전극(6A)의 예정된 부분과 상호연결된 2중 원통형태의 전하저장전극(50)을 형성한 후, 노출된 제3절연막 스페이서(1lA)와 식각베리어층 패턴(9A)을 제거한 상태의 단면도이다.
본 발명의 제2실시예에 의해 형성되는 전하저장 전극의 형태는 2중 원통형 전하저장전극으로 형성되어 전하저장전극의 표면적을 증대시킬 수 있다.
제3A도부터 제3B도까지는 본 발명의 제3실시예에 의해 전하저장전극을 형성하는 단면도로서, 그 제조방법이 제1A도 내지 제1D도까지는 동일한 제조과정을 거친후 제3A도로 연결된다.
제3A도는 제1D에 이어서 예정된 마스크를 이용하여 소오스전극(3) 상부의 일정부분의 식각베리어층(9)을 식각하여 식각베리어층 패턴(9B)을 형성한 후, 제1희생절연막 패턴(7A)과 제2절연막 스페이서(8A)을 완전히 제거한 다음 제2전하저장 전극용 전도층(10)을 증착한 상태의 단면도이다.
제3B도는 제2전하저장 전극용 전도층(10) 상부에 감광막을 도포하고, 감광막과 제2전하저장 전극용 전도층(10)의 식각선택비를 1:1로하여 일정두께를 에치백하여 식각베리어층 패턴(9B) 최상부면까지 제2전하저장전극용 전도층(10)을 식각하여 단면구조가 형태의 제2전하저장전극(10B)을 형성하고, 남아있는 감광막을 제거한 후 식각베리어 패턴(9B)을 제거하여 제1 및 제2전하저장전극(6A 및 10B)이 상호 접속되어 형성된 전하저장전극(60)을 도시한 단면도이다.
본 발명의 제3실시예는 제1실시예에 비해 마스크 공정이 추가되나 원통형기둥위에 중앙의 일부가 제거된 덮개를 덮어놓은 구조로 전하저장 전극을 형성하여 전하저장 전극 상부면의 표면적을 증가시킬 수 있다.
이상과 같이 본 발명의 제1실시예, 제2실시예, 제3실시예에 의하면, 이웃한 전하저장 전극사이의 간격은 극소화되고, 전하저장 전극의 외각 및 내각의 측벽의 표면적은 극대화되어 캐패시터의 용량을 증대시키면서 DRAM셀의 면적은 최소화할 수 있는 장점이 있다.

Claims (7)

  1. 반도체 기판 일정부분에 소자분리 절연막이 형성되고, 게이트 전극과 소오스, 드레인 전극을 포함한 MOSFET 소자에 드레인 전극에는 비트선이 연결되고, 소오스 전극에는 적층 캐패시터가 연결된 고집적반도체 기억장치의 제조방법에 있어서, 이웃한 전하저장 전극사이의 간격을 리소그라피 기술에 의한 최소간격 이하로 극소화되고, 전하저장 전극의 내, 외부 측벽의 표면적을 최대화하기 위하여, 반도체 기판의 일정부분에 소자분리 절연막을 형성하고, 게이트전극과 소오스, 드레인 전극을 형성하고 전체적으로 층간절연막을 형성하는 공정단계와, 상기 소오스전극 상부 일정부분의 층간절연막을 제거하여 전하저장 전극용 콘택홀을 형성하고, 제l전하저장 전극용 전도층을 증착하고, 그 상부에 재1절연막을 두껍게 형성한 후 전하저장 전극마스크를 이용하여 예정부분의 제1절연막을 식각하여 각각의 제1절연막 패턴을 형성하는 공정단계와, 재1절연막 패턴 상부에 제2절연막을 형성한 다음 식각공정으로 제l절연막 패턴 측벽에 제2절연막 스페이서를 형성하고, 제2절연막 스페이서 사이의 노출된 제1전하저장전극용 전도층을 식각공정으로 식각하여 각각의 제1전하저장전극을 형성하는 공정단계와, 상기 식각 베리어층을 일정 두께 증착하고 에치백하여 제1절연막 패턴을 노출시키고, 제2절연막 스페이서 사이에만 남긴 식각 베리어층 패턴을 형성하고 제1절연막페턴과 제2절연막 스페이서를 완전히 제거하여 하부의 제1전하저장전극을 노출시키고 제2차 전하저장전극용 도전층을 증착한 다음 제3절연막을 전체적으로 예정두께로 형성하고, 식각공정으로 제2전하전극용 전도층 측벽에 제3절연막 스페이서를 형성하는 공정단계와, 제3전하저장 전극용 전도층을 전체구조 상부에 예정된 두께로 증착하고 식각베리어층 패턴 및 제3절연막 스페이서의 최상부면의 제2,3 전하저장 전극용 전도층을 식각하여 각각의 2중 원통형 제2전하저장전극을 형성하여 제l전하저장전극의 예정된 부분과 상호연결된 2중 원통형 형태의 전하저장전극을 형성하는 공정단기와, 노출된 제3절연막스페이서와 식각베리어층 패턴을 제거하는 공정단계를 특정으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  2. 제l항에 있어서, 상기 제1절연막 패턴을 형성하는 공정에서 전하저장전극과 전하저장전극 사이의 간격이 리소그라피 기술로 형성할 수 있는 최소간격으로된 전하저장 전극 마스크를 이용하여 제1전하저장전극의 형태로 각각의 제1절연막 패턴을 형성하는 것을 특정으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  3. 제1항에 있어서, 상기 식각베리어층 패턴을 형성하는 공정은 제1절연막패턴과 제2절연막 스페이서 상부 및 측벽에 제1 및 제2절연막에 대한 식각배리어층을 증착한 다음, 에치백 공정으로 상기 제1절연막 패턴상부면이 노출되기까지 제1절연막을 제거하여 식각베리어층 패턴을 형성하는 것을 특징으로 하는 반도체기억장치의 전하저장전극 제조방법.
  4. 제1항에 있어서 각각의 제2전하저장전극을 형성하는 공정은 증착된 제2전하저장 전극용 전도층을 블랜켓 식각하여 제3절연막 스페이서 측벽과 식각베리어층 패턴 측벽에 각각 제2전하저장 전극용 전도층 스페이서를 형성하는 것을 특징으로 하는 반도체 기억장치의 전하저장전극 제조방법
  5. 제1항에 있어서, 상기 제2전하저장 전극을 형성하는 공정은 제2전하저장 전극용 전도층 상부에 감광막을 도포하고 1:1 식각선택비로 감광막과 제2전하저장 전극용 도전층을 식각하되 제3절연막 스페이서 및 식각베리어층 패턴 최상부면이 노출되기까지 식각하여 각각의 2중원통형 제2전하저장 전극을 형성하고, 감광막을 제거하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극
    제조방법.
  6. 제1항에 있어서 상기 식각베리어층 패턴은 질화막으로 형성하는 것을 특정으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
  7. 제1항에 있어서 상기 제1 및 제2절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 기억장치의 전하저장 전극 제조방법.
KR1019910025619A 1991-12-31 1991-12-31 반도체 기억장치의 전하저장전극 제조방법 KR960006745B1 (ko)

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