KR950000655B1 - 반도체 소자의 전하저장전극 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1a 도 내지 제 1c 도는 종래 기술에 의해 원통형 전하저장전극을 형성하는 단계의 단면도.
제 2a 도 내지 제 2e 도는 본 발명 제 1 실시예에 의해 원통형 전하저장전극을 형성하는 단계의 단면도.
제 3a 도 내지 제 3e 도는 본 발명의 제 2 실시예에 의해 핀구조의 전하저장전극을 형성하는 단계의 단면도.
* 도면의 주요부분에 대한 부호의 설명
6 : HPSG층 7A 및 22A : 제 1 도전층 패턴
8 : 질화막 9A : 산화막 패턴
10 : 반구형 그레인이 형성된 제 2 도전층
11A 및 24A : 제 2 도전층 패턴
13, 26 : 반구형 그레인이 형성된 제 3 도전층
40, 50, 60, 70 : 전하저장전극
본 발명은 고집적 반도체 소자의 전하저장전극 제조방법에 관한 것으로, 특히 전하저장전극의 표면적을 증대시키기 위하여 전하저장전극의 표면에 반구형 그레인을 형성시킨 반도체 소자의 전하저장전극 제조방법에 관한 것이다.
DRAM 셀에 사용되는 캐패시터의 양을 증대시키기 위하여 여러가지 구조의 캐패시터가 등장하였다.
이하에서 언급하고자하는 것은 원통형 또는 핀 구조의 전하저장전극에서 표면적을 증대시키는 기술에 관한 것이다.
종래의 기술에서 전하저장전극으로 사용하는 폴리실리콘층의 증착조건, 예를 들어 온도, 진공도 등을 적절하게 조절하면 증착하는 폴리실리콘층의 표면에 반구형 그레인이 생겨서 폴리실리콘층의 표면이 요철형상을 가지므로 표면적이 증대된다.
기발표된 논문(H. 와타나베, 등 Ext, Abs, 22nd SSDM, P873, 1990)은 실리콘층을 550℃ 온도에서 LPCVD방법으로 반구형 그레인(Hemispherial Grains)이 형성된 폴리실리콘층을 증착하여 약 2배의 표면적을 얻을 수 있으므로 같은 평면적에서 2배의 캐패시터 용량을 얻을 수 있게 되어 DRAM의 고집적화에 기여하였다.
종래의 원통형 구조의 전하저장전극 제조방법을 제 1a 도 내지 제 1c 도를 참조하여 설명하면, 제 1a 도는 실리콘기판(1)에 필드산화막(2), 게이트전극(3), 절연층(5), 소오스(4), 드레인(4')으로 구비되는 MOSFET(3)를 형성한후, 전체구조 상부에 HPSG층(6)을 평탄하게 형성한 다음, 드레인(4') 상부에 콘택홀(20)을 형성하고, 드레인(4')에 접속된 전하저장전극용 제 1 도전층 패턴(7A)을 형성한 다음, 그 상부에 질화막(8) 및 두꺼운 산화막(9)을 형성하되, 드레인(4') 상부의 산화막(9), 질화막(8)을 노출시킨 산화막 패턴(9A)과 질화막패턴(8A)을 형성하고 산화막 패턴(9A) 상부 및 내측벽과 제 1 도전층패턴(7A) 상부에 반구형 그레인이 형성된 제 2 도전층(10)을 형성한 상태의 단면도이다.
제 1b 도는 산화막 패턴(10) 상부면의 제 2 도전층(10)을 식각하여 제 2 도전층 패턴(10A)을 형성한 상태의 단면도이다.
제 1c 도는 제 2 도전층 패턴(10A) 측벽의 산화막 패턴(9A)을 제거하여 제 2 도전층 패턴(10A)과 제 1 도전층 패턴(7A)이 상호접속된 전하저장전극(40)을 도시한 것으로 제 2 도전층 패턴(10A) 내측벽에만 반구형 그레인이 형성됨을 알 수 있다.
이와 같은 종래 기술에 의하면, 전하저장전극은 제 2 도전층 패턴 내측벽에만 반구형 그레인이 형성되고 제 2 도전층 패턴의 외측벽과 제 1 도전층 패턴의 측벽에는 반구형 그레인이 형성되지 않음으로서 전하저장전극의 표면적 증대효과가 감소된다.
따라서, 본 발명은 전하저장전극의 표면적을 최대화하기 위하여 전하저장전극의 제 1 및 제 2 도전층 패턴의 외측벽에도 반구형 그레인을 제조하는 방법을 제공하는데 그 목적이 있다.
본 발명에 의하면 MOSFET를 포함하는 전체구조에 HPSG층을 형성하고, HPSG층을 일정부분 제거하여 드레인이 노출된 콘택홀을 형성하는 단계와, 전하저장전극용 제 1 도전층을 증착하고, 그 상부에 두꺼운 산화막을 형성한 다음, 드레인 상부의 산화막을 일정부분 제거하여 요홈을 갖는 산화막 패턴을 형성하는 단계와, 상기 산화막 패턴상부에 제 2 도전층을 증착하고, 감광막을 도포한후 에치백 공정으로 감광막과 제 2 도전층이 산화막 패턴의 최상부면이 노출되기까지 식각하여 제 2 도전층 패턴을 형성하는 단계와, 남아있는 감광막을 제거하고 노출된 제 1 도전층과 제 2 도전층 패턴의 표면에 반구형 그레인이 형성되는 제 3 도전층을 형성한 다음, 패턴공정으로 제 1 도전중 패턴을 형성하는 단계로 이루어져, 제 1 및 제 2 도전층과 표면에 반구형 그레인이 형성된 제 3 도전층으로 된 전하저장전극이 형성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제 2a 도 내지 제 2e 도는 본 발명의 제 1 실시예에 의해 원통형 전하저장전극 제조방법을 도시한 단면도이다.
제 2a 도는 상기한 제 1 도와 동일방법으로 실리콘 기판(1) 상부에 게이트 전극(23), 소오스 및 드레인(4 및 4'), 필드 산화막(2), 절연층(5)으로 구비되는 MOSFET(30)을 형성하고, 그 상부에 HPSG층(6)을 평탄하게 형성하고, 전하저장전극용 제 1 도전층(7), 예를 들어 도프된 폴리실리콘층 또는 비정질 실리콘층을 드레인(4')에 접속시키고, 제 1 도전층(7) 상부에 두꺼운 산호막(9)을 형성하고 드레인(4') 상부의 산화막(7)을 제거하여 요홈을 갖는 산화막 패턴(9A)을 형성한 상태의 단면도이다.
제 2b 도는 제 1 도전층(7) 상부와 산화막 패턴(9A) 상부면과 측벽에 제 2 도전층(11), 예를 들어 인-시투 도프된 폴리실리콘층, 비정질 실리콘층을 500-1500Å 정도 증착한 다음, 그 상부에 감광막(12)을 채워서 평탄화시킨 상태의 단면도이다.
제 2c 도는 상기 감광막(12)과 제 2 도전층(11)의 식각선택비를 1 : 1로 한 에치백 공정으로 산화막 패턴(9A)의 최상부면이 노출되기까지 식각하여, 제 2 도전층 패턴(11A)을 형성하고, 상기 감광막(12)을 제거한 상태의 단면도이다.
제 2d 도는 제 2 도전층 패턴(11A)의 측벽에 남아있는 산화막 패턴(9A)을 제거한 상태의 단면도이다.
제 2e 도는 상기 제 2 도전층 패턴(11A)과 제 1 도전층(7)의 표면에 반구형 그레인이 형성되는 제 3 도전층(13)(예를 들어 폴리실리콘층을 550℃의 온도에서 LPCVD 방법으로 증착한 것)을 형성한 다음, 패턴공정으로 제 1 도전층 패턴(7A)을 형성하여 전하저장전극(50)을 형성한 단면도로서, 반구형 그레인이 형성되는 제 3 도전층(13)이 전하저장전극(50) 표면에 형성되므로서 표면적이 증대됨을 도시한다.
상기한 원통형 구조의 전하저장전극은 내측벽뿐만아니라 외측벽까지도 반구형 그레인이 형성되어 전하저장전극의 표면적이 증가된다.
제 3a 도 내지 제 3e 도는 본 발명의 제 2 실시예에 의해 표면적이 증대된 핀 구조를 형성하는 단계를 도시한 단면도로서, 제 3a 도는 실리콘 기판(1)에 필드 산화막(2), 게이트 전극(3), 소오스 및 드레인(4 및 4'), 절연층(5)으로 구비되는 MOSFET(30)를 형성한 다음, 그 상부에 HPSG층(6) 및 질화막(8)을 제 1 산화막(21)을 적층하고 그 상부에 제 1 도전층(22) 및 제 2 산화막(23)을 적층한 다음, 상기 제 2 산화막(23), 제 1 도전층(22), 질화막(8), 제 1 산화막(21)을 제거하여 드레인(4')이 노출되는 콘택홀을 형성하고, 다시 제 2 도전층(24)을 증착하여 콘택홀에서 하부의 제 1 도전층(22)에 콘택시킨 상태의 단면도이다.
제 3b 도는 상기 제 2 도전층(24) 상부에 제 1 감광막 패턴(25A)을 형성한 후, 감광막이 제거된 부분의 제 2 도전층(24), 제 2 산화막(23), 제 1 도전층(22), 제 1 산화막(21)을 순차적으로 식각하여 제 1 및 제 2 산화막 패턴(21A 및 23A)과 제 1 및 제 2 도전층 패턴(22A 및 24A)을 형성한 상태의 단면도이다.
제 3c 도는 상기 제 1 감광막 패턴(25A)을 제거하고, 제 1 및 제 2 산화막 패턴(21A 및 23A)을 제거한 상태의 단면도로서, 제 1 및 제 2 도전층 패턴(22A 및 24A)으로 된 전하저장전극(60)을 도시한 것이다.
제 3d 도는 상기 전하저장전극(60)의 노출된 표면과 질화막(8) 상부에 반구형 그레인이 형성된 도전층(26)을 형성한 상태의 단면도이다.
제 3e 도는 질화막(8) 전체상부에 있는 반구형 그레인이 형성된 도전층(26)을 일정부분 제거하여 표면에는 반구형 그레인이 형성된 전하저장전극(70)을 형성한 단면도이다.
이후 공정은 유전체막과 플레이트 전극을 각각 형성하여 핀 구조의 캐패시터를 완성하게 된다.
종래의 일반적인 3차원적인 캐패시터 구조에서 제 2 도전층 패턴의 일측측면이 산화막 패턴과 맞닿아 있는 부분은 반구형 그레인이 형성되지 않지만, 본 발명은 제 2 도전층 패턴 측면의 산화막 패턴을 완전히 제거한 후에 반구형 그레인이 형성되는 도전층을 형성하므로서 표면적을 증대시킬 수 있으므로 캐패시터 용량이 증가되는 효과가 있다.
또한, 핀 구조의 전하저장전극에서 반구형 그레인이 형성되는 도전층이 제 1 도전층 패턴 및 제 2 도전층 패턴 상부에 형성하므로서 주파수에 따른 용량의 존성현상이 발생하지 않게 된다.
Claims (5)
- 원통형 전하저장전극 제조방법에 있어서, MOSFET를 포함하는 전체구조에 HPSG층을 형성하고, HPSG층을 일정부분 제거하여 드레인이 노출된 콘택홀을 형성하는 단계와, 전하저장전극용 제 1 도전층을 증착하고, 그 상부에 두꺼운 산화막을 형성한 다음, 드레인 상부의 산화막을 일정부분 제거하여 요홈을 갖는 산화막 패턴을 형성하는 단계와, 상기 산하막 패턴상부에 제 2 도전층을 증착하고, 감광막을 도포한후 에치백 공정으로 감광막과 제 2 도전층이 산화막 패턴의 최상부만이 노출되기까지 식각하여 제 2 도전층 패턴을 형성하는 단계와, 남아있는 감광막을 제거하고 노출된 제 1 도전층과 제 2 도전층 패턴의 표면에 반구형 그레인이 형성되는 제 3 도전층을 형성한 다음, 패턴공정으로 제 1 도전층 패턴을 형성하는 단계로 이루어져, 제 1 및 제 2 도전층과 표면에 반구형 그레인이 형성된 제 3 도전층으로 된 전하저장전극이 형성되는 것을 반도체 소자의 전하저장전극 제조방법.
- 제 1 항에 있어서, 상기 제 1 도전층 또는 제 2 도전층은 도포된 폴리실리콘층 또는 비정질 실리콘층으로 증착하는 것을 특징으로 하는 반도체 소자의 전하저장전극 제조방법.
- 제 1 항에 있어서, 상기 제 3 도전층은 폴리실리콘층으로 550℃의 온도에서 LPCVD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 전하저장전극 제조방법.
- MOSFET의 드레인에 접속되는 제 1 도전층 패턴과 제 2 도전층 패턴이 상호접속되어 이루어진 핀 구조의 전하저장전극 제조방법에 있어서, 상기 핀 구조의 전하저장전극의 표면에 반구형 그레인이 형성되는 제 3 도전층을 증착하는 것을 특징으로 하는 반도체 소자의 전하저장전극 제조방법.
- 제 4 항에 있어서, 상기 제 3 도전층은 폴리실리콘층으로 550℃의 온도에서 LPCVD 방법으로 형성되는 것을 특징으로 하는 반도체 소자의 전하저장전극 제조방법.
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