KR100278909B1 - 반도체소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 특히 디램(DRAM)에 적용되는 캐패시터의 용량을 증대시키기 위하여 2중 원통 구조의 전하저장전극을 제조하는 캐패시터 제조방법에 관한 것이다.

Description

반도체소자의 캐패시터 제조방법

제1도 내지 제6도는 본 발명에 의해 2층 원통구조의 캐패시터의 전하저장전극을 제조하는 단계를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 제1 절연층 2 : 질화막

3 : 제1 폴리실리콘막 3′ : 제1 폴리실리콘막 패턴

4 : 제2 절연막 4′ : 제2 절연막 패턴

5 : 전하저장전극 마스크용 감광막패턴

6 : 전하저장전극 콘택마스크용 감광막 패턴

7 : 제2 폴리실리콘막 8 : 제2 폴리실리콘막 스페이서

10 : 2중 원통구조의 전하저장전극 20 : 반도체 기판

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 디램(DRAM)에 적용되는 캐패시터의 용량을 증대시키기 위하여 2층 원통 구조의 전하저장전극을 제조하는 캐패시터 제조방법에 관한 것이다.

종래 기술에 의해 제조된 캐패시터는 일반적으로 스택구조로 형성되었고, 이러한 스택 구조의 캐패시터는 고집적화됨에 따라 캐패시터 용량의 한계에 도달하게 된다. 그로인하여 캐패시터 구조를 원통형 캐패시터나, 핀(FIN)형 캐패시터가 등장하게 되었다.

상기한 원통형 캐패시터는 단일 원통구조로 형성 되었기 때문에 캐패시터를 더욱 증대시키게 되는 문제가 있다.

따라서, 본 발명은 캐패시터의 용량을 더욱 증대시키기 위하여 2층 원통구조로 캐패시터의 전하저장전극을 제조하는데 그 목적이 있다.

상기한 본 발명에 의하면 반도체 소자의 캐패시터 제조방법에 있어서, 반도체기판상부에 제1 절연막, 질화막, 제1 폴리실리콘막, 제2 절연막을 순차적으로 예정된 두께를 가지도록 적층하고, 그 상부에 전하저장전극마스크용 감광막패턴을 형성하는 단계와, 노출된 지역의 제2 절연막과 제1 폴리실리콘막을 식각하여 제2 절연막패턴과 제1 폴리실리콘막 패턴을 형성하고, 상기 전하저장전극 마스크용 감광막패턴을 제거하고, 다시 전하저장전극 콘택마스크용 감광막패턴을 형성하는 단계와, 전하저장전극 콘택지역의 제2 절연막패턴, 제1 폴리실리콘막패턴, 질화막, 및 제1 절연막을 순차적으로 식각하여 콘택홀을 형성하고, 제2 폴리실리콘막을 증착하는 단계와, 상기 제2 폴리실리콘막을 이방성 식각으로 일정두께 시각하여 상기 제2 절연막패턴과 제1 폴리실리콘막의 측벽과 전하저장전극 콘택홀의 측벽에 제2 폴리실리콘막 스페이서를 형성하는 단계와, 남아있는 제2 절연막 패턴을 제거하여 상기 제1 폴리실리콘막 패턴과 제2 폴리실리콘막 스페이서로 이루어진 2중 원통 구조의 전하저장전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제1도 내지 제6도는 본 발명의 공정방법에 의하여 캐패시터를 제조하는 단계를 도시한 단면도이다.

제1도는 반도체기판(20)상부에 제1 절연막(1), 질화막(2), 제1 폴리실리콘막(3), 제2 절연막(4)을 순차적으로 예정된 두께를 가지도록 적층하고, 그 상부에 전하저장전극 마스크용 감광막패턴(5)을 형성한 단면도이다. 참고로 본 발명에 의해 제조되는 캐패시터를 디램(DRAM)에 적용할 경우, 상기 제1 절연막(1) 하부에는 트랜지스터와 워드라인, 비트라인 등이 포함되어 있다. 상기 제2 절연막(4)은 전하저장전극의 원통의 높이를 고려하여 형성하여야 한다.

제2도는 상기 제1도 공정후, 노출된 지역의 제2 절연막(4)과 제1 폴리실리콘막(3)을 식각하여 제2 절연막패턴(4′)과 제1 폴리실리콘막패턴(3′)을 형성하고, 상기 전하저장전극 마스크용 감광막패턴(5)을 제거하고, 전하저장전극 콘택마스크용 감광막패턴(6)을 형성한 단면도이다.

제3도는 전하저장전극 콘택지역의 제2 절연막패턴(4′), 제1 폴리실리콘막패턴(3′), 질화막(2), 및 제1 절연막(1)을 순차적으로 식각하여 반도체기판(20)이 노출되는 콘택홀을 형성하고, 제2 폴리실리콘막(7)을 증착한 상태의 단면도이다.

제4도는 상기 제2 폴리실리콘막(7)을 이방성 식각으로 일정두께 식각하여 상기 제2 절연막패턴(4′)과 제1 폴리실리콘막(3′)의 측벽과 제1전하저장전극 콘택홀의 측벽에 제2 폴리실리콘막 스페이서(8)를 형성한 단면도이다.

제5도는 남아있는 제2 절연막 패턴(4′)을 제거한 단면도로서, 이중 원통 구조의 전하저장전극(10)이 형성됨을 도시한다.

제6도는 상기 전하저장전극(10)의 유효 캐패시터 면적을 증대시키기 위해 전하저장전극(10)저부에 남아있는 질화막(2)을 식각한 단면도이다.

상기 공정후 전하저장전극의 노출된 면에 유전체막과 플레이트전극을 형성하여 2층 원통구조의 캐패시터를 완성시킨다.

상기한 본 발명에 의하면 전하저장전극의 구조를 2중원통 구조로 형성하여 전하저장전극의 표면적을 증대시켜 캐패시터의 용량을 증대시킬 수 있다.

Claims (2)

1. 반도체 소자의 캐패시터 제조방법에 있어서, 반도체기판 상부에 제1 절연막, 질화막, 제1 폴리실리콘막, 제2 절연막을 순차적으로 예정된 두께를 가지도록 적층하고, 그 상부에 전하저장전극 마스크용 감광막패턴을 형성하는 단계와, 노출된 지역의 제2 절연막과 제1 폴리실리콘막을 식각하여 제2 절연막패턴과 제1 폴리실리콘막패턴을 형성하고, 상기 전하저장전극 마스크용 감광막패턴을 제거하고, 전하저장전극 콘택마스크용 감광막패턴을 형성하는 단계와, 전하저장전극 콘택지역의 제2 절연막패턴, 제1 폴리실리콘막패턴, 질화막, 및 제1 절연막을 순차적으로 식각하여 콘택홀을 형성하고, 제2 폴리실리콘막을 증착하는 단계와, 상기 제2 폴리실리콘막을 이방성 식각으로 일정두께 식각하여 상기 제2 절연막패턴과 제1 폴리실리콘막의 측벽과 전하저장전극 콘택홀의 측벽에 제 2 폴리실리콘막 스페이서를 형성하는 단계와, 남아있는 제2 절연막패턴을 제거하여 상기 제1 폴리실리콘막패턴과 제2 폴리실리콘막 스페이서로 이루어진 2중 원통 구조의 전하저장전극을 형성하는 단계를 포함하는 반도체소자의 캐패시터 제조방법.
2. 제1항에 있어서, 상기 2중 원통 구조의 전하저장전극을 형성한후, 전하저장전극 저부의 질화막을 제거하여 캐패시터의 유효 캐패시터 면적을 증대시키는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.