KR100328704B1 - 디램셀제조방법 - Google Patents

Abstract

본 발명은 디램셀 제조방법에 있어서, 가), 트랜지스터등의 소자가 형성된 하지층위에 절연막, 질화막, 제 1 폴리실리콘과 제 1 산화막을 차례로 증착한 후, 노드콘택홀을 형성할 부위의 제 1 산화막과 제 1 폴리실리콘, 질화막, 절연막을 차레로 제거하여 노드콘택홀을 형성하는 단계와, 나), 제 2 폴리실리콘층을 증착하고, 포토 에지공정을 이용하여 캐패시터의 저장전극으로 될 폴리실리콘 기둥을 형성하는 단계와, 다), 제 3 산화막을 증착하고 마스크 없이 에치백하여 폴리실리콘기둥의 측벽에 제 1 사이드월을 만들고, 그위에 다시 제 3 폴리실리콘을 증착하고 마스크 없이 에치백하여 상기 제 1 사이드월의 측벽에 제 2 사이드월을 만들어서 캐패시터의 하부전극을 형성하는 단계와, 라), 상기 제 1 및 3 산화막을 제거하여 폴리실리콘기둥(25')과 외부에 폴리실리콘실린더를 형성한 형상의 하부전극을 노출시키는 단계와, 마), 하부전극 표면에 유전막을 증착하고 그 위에 제 4 폴리실리콘을 증착하여 상부전극을 형성하는 단계를 포함하는 디램셀 제조방법이다.

Description

디 램 셀 제조방법

본 발명은 디렘셀(DRAM Cell)의 제조방법에 관한 것으로서 특히 좁은 면적에 큰 용량을 갖는 캐패시터를 사용하여 ULSI급 소자의 제조에 적당하도록 한 디램셀 제조방법에 관한 것이다.

디램셀의 제조의 관건은 기억정보를 확실하게 저장할 수 있는 모스캐패시터(MOS Capacitor)의 제조에 있다. 즉 캐패시터에 축적할 수 있는 전하량이 클수록 좋다. 이러한 캐패시터는 전극사이의 유전막의 면적이 넓을수록, 두께는 얇을수록 캐패시터의 용량이 증가한다. 그러나 유전층의 박막화에는 한계가 있으므로 유전막의 면적을 증가시키는 방법이 시도되어 왔다.

제 1 도는 종래의 디램셀의 제조방법을 도시한 것이다.

도면을 참조하여 종래의 방법을 설명하면 다음과 같다.

필드영역, 게이트, 접합부 등을 형성하여 디램셀의 스위치 동작을 하는 트랜지스터를 형성한 하지층을 제조한다.

다음 제 1 도의 (가)와 같이 이후에 형성할 전도성막파 하층의 전도성막과의 절연을 위하여 하지층위에 산화막 등을 증착하여 절연막(11)을 형성한다.

절연막의 전면에 질화막(12)을 증착한다. 질화막은 HF에 내성을 갖는 특성이 있어서 이후의 습식식각공정에 의하여 하층의 절연막을 형성하는 산화막의 손상을 방지하기 위하여 증착하는 것이다.

제 1도의 (나)와 같이 디램셀의 캐패시터구조 중 하부전극(플레이트 또는 노드전극)과 하지층의 전기적연결을 위하여 포토리소그레피 및 에치 방식에 의하여 노드콘택홀을 형성한다.

다음 하부전극으로 쓰일 제 1 폴리실리콘(13)을 증착하고 그 위에 산화막(14)을 3000Å ~ 5000Å 정도의 두께로 증착한다.

제 1 도의 (다)와 같이 포토리소그레피 및 에치 공정을 통하여 노드콘택홀위의 산화막만이 남도록 산화막(14)의 일부를 제거하여 노드모양의 산화막(14')을 형성한다.

제 1 도의 (라)와 같이 제 2 폴리실리콘(15)을 증착하고 마스크 없이 에치백공정을 실시하여 산화막(14')의 측벽에 사이드월 형상의 제 2 폴리실리콘(15)을 형성한다.

이어서 제 1 도의 (마)와 같이 산화막을 용해하는 HF용액에 담궈 산화막(14')을 제거함으로서 폴리실리콘을 노출시켜서 하부전극(19)을 형성한다. 이때 하층의 절연막(11)을 형성하는 산화막은 절연막 상층의 질화막(12)에 의하여 HF용액으로부터 차단되어 손상되지 않는다.

제 1 도의 (바)와 같이 유전상수가 높은 유전막(16)을 증착하고 폴리실리콘을 증착하여 상부전극(17)을 형성하여 캐패시터를 제작한다.

디램셀의 제조에서 캐패시터는 전극사이의 유전막의 면적이 넓을수록, 많은 양의 전하를 축적할 수 있는데, 소자의 고집적화경향에 따라 종래의 디램셀 제조방법으로 제조한 캐패시터로서 좁은 면적에 많은 양의 전하를 축적하는데 한계가 있었다.

본 발명의 목적은 좁은 평면에 유전막의 면적을 증가시켜서 캐패시턴스가 증가한 캐페시터구조를 형성함으로서 고집적이 가능한 디램셀 제조방법을 제공하는 것이다.

본 발명은 디램셀 제조방법에 있어서, 트랜지스터등의 소자가 형성된 하지층위에 절연막, 질화막, 제 1 폴리실리콘층과 제 1 산화막을 차례로 증착한 후, 노드콘택홀을 형성할 부위의 제 1 산화막과 제 1 폴리실리콘층, 질화막, 절연막을 차례로제거하여 노드콘택홀을 형성하는 단계와, 상기 폴리실리콘층을 상기 노드콘택홀과 대응하는 부분에만 잔류하도록 패터닝하여 캐패시터의 저장전극으로 될 폴리실리콘 기둥을 형성하는 단계와, 상기 폴리실리콘 기둥의 표면을 덮도록 제 3 산화막을 증착하고 에치백하여 상기 폴리실리콘 기둥의 측벽에 제 1 사이드월을 만들고, 그위에 다시 제 3 폴리실리콘을 증착하고 에치백하여 상기 제 1 사이드월의 측벽에 상기 제 1 폴리실리콘층과 연결되는 제 2 사이드월을 만들어서 캐패시터의 하부전극을 형성하는 단계와, 상기 제 1 및 2 산화막과 상기 제 1 사이드월을 제거하여 폴리실리콘기둥의 상부 표면 및 측면뿐만 아니라 하부 표면도 노출시키는 단계와, 상기 하부전극 노출된 표면에 유전막을 증착하고 그 위에 제 4 폴리실리콘을 증착하여 상부전극을 형성하는 단계를 포함한다.

제 2 도는 본 발명의 디램셀 제조방법에 따른 주요공정을 도시한 것이다.

첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.

필드영역, 게이트, 접합부 등의 형성공정을 통하여 디렘셀의 스위치 동작을 하는 트랜지스터를 제조한 하지층을 형성한다.

다음으로 제 2 도의 (가)와 같이 이후에 형성할 전도성막과 하층의 전도성막과의 절연을 위하여 산화막 등을 증착하여 절연막(21)을 형성한다.

이어서 절연막(21) 전면에 질화막(22)을 증착한다. 질화막은 HF에 대하여 내성을 갖는 특성이 있어서 이후의 습식식각에서 하부의 절연막을 구성하는 산화막이 HF용액에 의하여 손상을 입지않도록 증착하는 것이다.

이어서 하부전극으로 쓰일 제 1 폴리실리콘(23)을 증착하고 제 1 산화막(24)을 1000Å ~ 2000Å 정도의 두께로 증착한다.

제 2 도의 (나)와 같이 노드콘택홀(34)을 형성할 부위의 제 1 산화막(24), 제 1 폴리실리콘(23), 질화막(22) 및 절연막(21)을 차례로 제거하여 디램셀 캐패시터의 하부전극과 하지층의 트랜지스터의 접합(Junction)이 형성할 부위에 노드콘택홀홀(34)을 형성한다.

제 2 도의 (다)와 같이 하부전극의 일부를 구성하기 위하여 2000Å ~ 5000Å두꼐의 제 2 폴리실리콘(25)을 증착한다.

하부전극으로 사용할 제 2 폴리실리콘(25)의 위에 제 2 산화막(26)을 1000Å ~ 2000Å 두께의 증착한다. 제 2 산화막(26)은 제 2 폴리실리콘을 손상으로부터 보호하고 하부전극의 일부로 형성될 내부 폴리실리콘 기둥과 폴리실리콘실린더의 높이를 맞추기 위하여 증착하는 것이다.

제 2 도의 (라)에 도시한 바와 같이 제 2 산화막(26)과 제 2 폴리실리콘(25)을 포토리소그래피(Photolithography)와 에치공정을 이용하여 노드모양의 기둥을 만들어 하부전극의 내부 폴리실리콘기둥(25')을 형성한다.

제 2 도의 (마)와 같이 제 3산화막을 증착하고 마스크 없이 에치백하여 폴리실리콘기둥(25')과 제 2 산화막(26')의 측벽에 산화막의 제 1 사이드월(27)을 만든다.

제 2 도의 (바)와 같이 제 3 폴리실리콘을 증착하고 마스크 없이 에치백하여 제 1 사이드월(27)의 외부에 제 3 폴리실리콘으로 형성한 제 2 사이드월(28)을 형성한다.

제 2 도의 (사)와 같이 산화막을 용해할 수 있는 HF용액에 담궈 질화막(22) 위에 형성한 제 1, 2 산화막(24',26')과 제 1 사이드월(27)을 제거하여 내부 폴리실리콘기둥(25')과 외부에 제 2 사이드월(28)의 노출로서 형성한 폴리실리콘실린더 (31)모양을 갖는 하부전극(29)을 완성한다.

제 2 도의 (아)와 같이 하부전극(29)의 표면에 유전상수가 높은 유전막(32)을 증착하고 그 위에 제 4 폴리실리콘을 증착하여 상부전극(33)을 형성한다.

본 발명의 또다른 실시예는 제 2 폴리실리콘(25) 위에 증착한 제 2 산화막(26)을 사용하지 않는 방법이 있다. 여기서 제 2 산화막(26)은 하부전극으로 사용할 제 2 폴리실리콘(25)의 손상을 방지하고 하부전극의 일부인 내부 폴리실리콘기둥과 폴리실리콘실린더의 높이를 맞추는 효과를 위하여 증착하는 것으로서 제 2 산화막(26)을 사용하지 않아도 유전막의 면적이 충분히 증가하므로 용량이 큰 캐패시터를 제조할 수 있다.

본 발명의 디렘셀 제조방법은 하부전극에 기둥과 실린더의 형상을 형성함으로서 좁은 평면에 넓은 면적을 갖는 유전막을 갖는 캐페시터를 구성함으로서 용량이 큰 디램셀의 제조가 가능하다.

특히 ULSI급의 고집적소자의 생산이 가능하다.

제 1 도는 종래의 디램셀 제조방법의 제조공정도이고,

제 2 도는 본 발명의 디램셀 제조방법의 제조공정도이다.

※ 도면의 주요부분에 대한 부호의 설명

11,21. 절연막 12,22. 질화막

13,23. 제 1 폴리실리콘 14,14'. 산화막

15,25,25'. 제 2 폴리실리콘 16,32. 유전막

17,33. 상부전극 19. 하부전극

24,24'. 제 1 산화막 26,26. 제 2 산화막

27. 제 1 사이드월 28. 제 2 사이드월

29. 하부전극 30. 폴리실리콘기둥

31. 폴리실리콘실린더 34. 노트콘택홀

Claims (5)

1. 디램셀 제조방법에 있어서,

   가) 트랜지스터등의 소자가 형성된 하지층위에 절연막, 질화막, 제 1 폴리실리콘층과 제 1 산화막을 차례로 증착한 후, 노드콘택홀을 형성할 부위의 제 1 산화막과 제 1 폴리실리콘층, 질화막, 절연막을 차례로 제거하여 노드콘택홀을 형성하는 단계와,

   나) 상기 제 1 산화막 상에 상기 노드콘택홀을 채우도록 제 2 폴리실리콘층을 증착하고, 상기 제 2 폴리실리콘층을 상기 노드콘택홀과 대응하는 부분에만 잔류하도록 패터닝하여 캐패시터의 저장전극으로 될 폴리실리콘 기둥을 형성하는 단계와,

   다) 상기 폴리실리콘 기둥의 표면을 덮도록 제 3 산화막을 증착하고 에치백하여 상기 폴리실리콘 기둥의 측벽에 제 1 사이드월을 만들고, 그위에 다시 제 3 폴리실리콘을 증착하고 에치백하여 상기 제 1 사이드월의 측벽에 상기 제 1 폴리실리콘층과 연결되는 제 2 사이드월을 만들어서 캐패시터의 하부전극을 형성하는 단계와,

   라) 상기 제 1 및 2 산화막과 상기 제 1 사이드월을 제거하여 폴리실리콘기둥의 상부 표면 및 측면뿐만 아니라 하부 표면도 노출시키는 단계와,

   마) 상기 하부전극 노출된 표면에 유전막물 증착하고 그 위에 제 4 폴리실리콘을 증착하여 상부전극을 형성하는 단계를 포함하는 것이 특징인 디램셀 제조방법.
2. 제 1 항에 있어서,

   상기 나)단계에서 제 2 폴리실리콘층을 증착한 다음 그위에 제 2 산화막을 증착한후, 포토 에치공정을 이용하여 캐패시터의 저장전극으로 될 폴리실리콘 기둥을 헝성하는 하는 것이 특징인 디램셀 제조방법.
3. 제 1 항에 있어서,

   상기 제 1 산화막은 1000Å ~ 2000Å 정도의 두께로 증착하고, 상기 제 2 폴리실리콘은 2000Å ~ 5000Å두꼐로 증착하는 것이 특징인 디램셀 제조방법.
4. 제 1 항에 있어서,

   상기 제 1 및 3 산화막의 제거는 HF용액에 담궈 실시하는 것이 특징인 디램셀 제조방법.
5. 제 2 항에 있어서,

   상기 제 2 산화막은 1000Å ~ 2000Å 두께로 증착하는 것이 특징인 디램셀 제조방법.