KR970011676B1 - 반도체 소자의 적층 캐패시터 형성방법 - Google Patents

Abstract

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Description

반도체 소자의 적층 캐패시터 형성방법

제1도는 종래의 DRAM 구조도.

제2A도 내지 제2E도는 본 발명에 따른 DRAM 제조 공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판2 : 필드산화막

3 : 게이트산화막4 : 게이트전극

5,10,12,14,16,18,20 : 산화막6A : 소오스전극

6B : 드레인전극7 : 감광막

8 : 전하저장전극9 : 열산화막

11 : 비트라인13 : 질화막

15,17,19 : 폴리실리콘막21 : 스페이서 폴리실리콘막

본 발명은 도파관 형태의 전하저장전극을 갖는 반도체 소자의 적층 캐패시터 형성방법에 관한 것이다.

종래의 DRAM은 제1도에 도시된 바와 같이 반도체 기판(1)상에 필드산화막(2), 게이트산화막(3), 게이트전극(4), 절연용산화막(5), 소오스 및 드레인전극(6A,6B)을 순차적으로 형성하여 트랜지스터를 구성한 다음에 소오스전극(6A)의 일부와 접속된 전하저장전극(8) 및 전하저장전극의 상부에 형성된 유전막(9)과 플레이트전극(23), 그리고 드레인전극(6B)의 일부와 접속된 비트라인(11)으로 구성되어 있다.

그러나 상기 종래의 DRAM 구조를 제조하는 방법에 있어서는, 캐패시터의 플레이트전극을 형성한 이후에 비트라인을 형성함으로써 플레이트전극을 형성하기 위한 감광막 패턴 형성시에 제한이 있게 된다. 왜냐하면 비트라인이 드레인전극의 일부와 접속되어야 할 여유부분이 필요로 하기 때문이다. 이것 뿐만 아니라 정렬 및 노광시의 여유도를 고려하면, 그 제한폭은 더욱 커지게 되므로 캐패시터의 표면적 증가는 어렵게 된다. 따라서 고집적 기억소자를 형성하는데 있어서 많은 어려움이 따랐다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 반도체 기억소자가 갖는 전하저장전극의 표면적을 확대하여 고집적 소자를 실현할 수 있는 반도체 소자의 적층 캐패시터 형성방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 필드산화막, 게이트산화막, 게이트전극, 드레인전극 및 소오스전극이 구비된 반도체 소자의 상기 드레인전극에 비트라인이 형성되고 상기 소오스전극에 전하저장전극이 접속되는 반도체 소자의 적층 캐패시터 제조방법에 있어서, 상기 반도체 소자의 전체구조 상부에 제1절연막을 도포하고 소오스전극 및 필드산화막상에 위치한 제1절연막을 제거하여 소오스전극 및 필드산화막상에 위치한 제1절연막을 제거하여 소오스전극을 노출시키되 상기 필드산화막을 과도식각하여 트렌치를 형성하는 단계; 소오스전극과 접속되는 제1전하저장전극을 상기 필드산화막(2)에 형성한 트랜치까지 확장되도록 형성하는 단계; 전체구조 상부에 제2절연막을 형성하고 드레인전극이 노출되도록 한후 비트라인을 소정의 크기로 형성하는 단계; 평탄화된 제3절연막과 상기 제3절연막에 대한 식각마스크 역할을 하는 제4절연막, 제5절연막을 연속적으로 형성하는 단계; 필드산화막의 트렌치 부위에 있는 하부 제1전하전장전극이 노출되도록 콘택홀을 형성하고 이 콘택홀에 제2전하저장전극을 형성하는 단계; 상기 제2전하저장전극 상부에 절연막과 폴리실리콘막이 교대로 형성된 다층구조의 제3전하저장전극을 형성하는 단계; 상기 다층구조의 소정부위를 식각하여 하부의 상기 제2전하저장전극이 노출되도록 하고 상기 제3전하저장전극의 식각 측벽에 스페이서 전극을 형성하되 상기 스페이서 전극 형성시 제5절연막이 노출되도록 하는 단계; 상기 다층구조의 절연막 및 제5절연막을 습식식각으로 제거하고 유전막과 플레이트전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된다면 제2A도 내지 제2E도를 참조하여 본 발명을 상세히 설명한다.

본 발명은 필드산화막내에 트렌치를 형성하고, 소오스와 접속되는 전하저장전극을 트렌치까지 확장하여 적층구조의 폴리실리콘막을 트렌치에 형성된 전하저장전극과 접속시켜 캐패시턴스를 확대시키는 DRAM 제조방법을 설명하고 있다. 이를 각각의 도면을 통해 상세히 설명하고자 한다.

먼저, 제2A도와 같이 반도체 기판(1)상에 필드산화막(2), 게이트산화막(3), 게이트전극(4), 절연용산화막(5), 소오스전극(6A), 드레인전극(6B)을 순차적으로 형성한 다음에 소정패턴의 감광막(7)을 형성하고 소오스전극(6A)의 소정부위가 노출되도록 절연용산화막(5)의 일부를 식각하는데, 이때 필드산화막(2)내에 트렌칙 형성되도록 필드산화막(2)의 소정부위를 식각한다.

이어서, 제2B도와 같이 감광막(7)을 제거한 다음, 전체구조 상부에 도핑된 폴리실리콘막을 증착하여 사진 식각법으로 소정부위를 제거하여 소오스전극(6A)과 접속되는 전하저장전극(8)을 형성하고, 전하저장전극(8)의 표면에 열산화막(9)을 형성한 후에 전체구조 상부에 CVD(Chemical Vapor Deposition) 산화막(10)을 형성하고 드레인전극(6B)가 노출되도록 소정부위 CVD산화막(10)을 제거한다.

그리고, 제2C도에 도시된 바와 같이 비트라인용 폴리실리콘막과 전이금속으로 이루어진 비트라인(11)을 드레인전극(6B)에 접속되도록 형성한 다음에, 사진식각법으로 소정부위를 제거하고 나서 평탄화된 산화막(12), 질화막(13), 산화막(14)을 연속적으로 형성한 후에 사진식각법으로 필드산화막(2)의 트렌치 부위에 있는 하부전하저장전극(8)이 노출되도록 콘택홀을 형성하고 이 콘택홀에 전하저장전극 역할을 수행하게 되는 폴리실리콘막(15)을 형성한다.

계속하여, 제2D도와 같이 폴리실리콘막(15) 상부에 산화막(16), 폴리실리콘막(17), 산화막(18), 폴리실리콘막(19), 산화막(20)이 순차적으로 형성되어 전하저장전극 역할을 수행하게 되는 다층구조(30)를 형성한다. 다음에 사진식각법으로 소정부위의 폴리실리콘막(15)이 노출되도록 한다.

끝으로, 제2E도와 같이 전체 구조의 상부에 폴리실리콘막을 증착한 후에 비등방성 식각하여 산화막(14)이 노출되도록 측면 스페이서 폴리실리콘막(21)을 형성함으로써 폴리실리콘막(15,17,19)이 전기적으로 연결되도록 하고, 폴리실리콘막(19) 상부에 형성된 산화막(20) 및 폴리실리콘막(15,17,19) 사이에 형성된 산화막(18,16)을 제거하기 위하여 소정부위의 산화막(20), 폴리실리콘막(19), 산화막(18), 폴리실리콘막(17)을 차례로 식각하여 산화막(16)을 노출시킨다. 그리고, 도면에 도시하지 않고, 그 이후의 공정은 질화막(13)을 식각정지층으로 하여 HF 등에 의한 습식식각으로 질화막(13) 상부의 모든 산화막(20,18,16,14)을 제거하고 나서 유전막 및 플레이트 전극을 형성한다. 따라서 폴리실리콘막(15) 하부의 면적 또한 캐패시터의 용량을 증가시키는데 기여하게 된다.

상기와 같이 이루어지는 본 발명은 도파관 형태의 다층 전하저장전극을 비트라인의 상하부에 형성하고, 또한 폴리실리콘막에 트렌치를 형성한 공간에도 전하저장전극을 형성함으로써 충분한 캐패시턴스를 확보할 수 있어 초고집적 반도체 소자의 제조를 가능하게 할 수 있다.

Claims (5)

1. 반도체 기판(1)상에 필드산화막(2), 게이트산화막(3), 게이트전극(4), 드레인전극(6B) 및 소오스전극(6A)이 구비된 반도체 소자의 상기 드레인전극(6B)에 비트라인(11)이 형성되고 상기 소오스전극(6A)에 전하저장전극이 집속되는 반도체 소자의 적층 캐패시터 제조방법에 있어서, 상기 반도체 소자의 전체구조 상부에 제1절연막(5)을 도포하고 소오스전극(6A) 및 필드산화막(2)상에 위치한 제1절연막(5)을 제거하여 소오스전극(6A)을 노출시키되 상기 필드산화막(2)을 과도식각하여 트렌치를 형성하는 단계; 소오스전극(6A)과 접속되는 제1전하저장전극(8)을 상기 필드산화막(2)에 형성한 트렌치까지 확장되도록 형성하는 단계; 전체구조 상부에 제2절연막(10)을 형성하고 드레인전극(6B)이 노출되도록 한후 비트라인(11)을 소정의 크기로 형성하는 단계; 평탄화된 제3절연막(12)과 상기 제3절연막(12)에 대한 식각마스크 역할을 하는 제4절연막(13), 제5절연막(14)을 연속적으로 형성하는 단계; 필드산화막(2)의 트렌치 부위에 있는 하부 제1전하저장전극(8)이 노출되도록 콘택홀을 형성하고 이 콘택홀에 제2전하저장전극(15)을 형성하는 단계; 상기 제2전하저장전극(15) 상부에 절연막과 폴리실리콘막이 교대로 형성된 다층구조의 제3전하저장전극(30)을 형성하는 단계; 상기 다층구조(30)의 소정부위를 식각하여 하부의 상기 제2전하저장전극(15)이 노출되도록 하고 상기 제3전하저장전극(30)의 식각 측벽에 스페이서 전극(21)을 형성하되 상기 스페이서 전극(21) 형성시 제5절연막(14)이 노출되도록 하는 단계; 상기 다층구조(30)의 절연막 및 제5절연막(14)을 습식식각으로 제거하고 유전막과 플레이트전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 적층 캐패시터 형성방법.
2. 제1항에 있어서, 상기 제3절연막(12)은 산화막이고, 제4절연막(13)은 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 적층 캐패시터 형성방법.
3. 제1항에 있어서, 상기 다층구조로 이루어지는 제3전하저장전극(30)은 산화막과 폴리실리콘막으로 교대로 적층되어 있는 다층구조인 것을 특징으로 하는 반도체 소자의 적층 캐패시터 형성방법.
4. 제1항에 있어서, 필드산화막(2)에 형성한 트렌치까지 확장되도록 전하저장전극(8)을 형성하는 단계는 상기 제1전하전장전극(8)을 형성하고 상기 제1전하전장전극(8) 표면 상부를 열산화시켜 열산화막(9)을 형성하는 단계를 더 포함하고 있는 것을 특징으로 하는 반도체 소자의 적층 캐패시터 형성방법.
5. 제1항에 있어서, 상기 제2절연막(10)은 CVD(Chemical Vapor Deposition)산화막인 것을 특징으로 하는 반도체 소자의 적층 캐패시터 형성방법.