KR950021633A - 반도체 소자의 적층 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 반도체 기억소자를 형성함에 있어서, 전하저장전극의 표면적을 증가시키기 위한 마스크 패턴 공정의 어려움을 극복하고 캐패시턴스를 확보하기 위하여 산화막과 폴리실리콘막을 교대로 적층시켜 폴리실리콘막으로 이루어지는 도파관 형태의 다층 전하저장 전극을 비트라인의 상하부에 형성하고, 또한 필드산화막에 트렌치를 형성하여 이 트렌치에 결치는 전하저장 전극을 형성함으로써 충분한 캐 패시턴스를 확보할 수 있는 반도체 소자의 적층 캐패시터 형성방법에 관한 것이다.

Description

반도체 소자의 적층 캐패시터 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2E도는 본 발명에 따른 DRAM 제조 공정도.

Claims (5)

  1. 반도체 기판(1)상에 필드산화막(2), 게이트산화막(3), 게이트전극(4), 드레인전극(6B) 및 소오스전극(6A)이 구비된 반도체 소자의 상기 드레인전극(6B)에 비트라인(11)이 형성되고 상기 소오스전극(6A)에 전하저장전극이 집속되는 반도체 소자의 적층 캐패시터 제조방법에 있어서, 상기 반도체 소자의 전체구조 상부에 제1절연막(5)을 도포하고 소오스전극(6A) 및 필드산화막(2)상에 위치한 제1절연막(5)을 제거하여 소오스전극(6A)을 노출시키되 상기 필드산화막(2)을 과도식각하여 트렌치를 형성하는 단계; 소오스전극(6A)과 접속되는 제1전하저장전극(8)을 상기 필드산화막(2)에 형성한 트렌치까지 확장되도록 형성하는 단계; 전체구조 상부에 제2절연막(10)을 형성하고 드레인전극(6B)이 노출되도록 한후 비트라인(11)을 소정의 크기로 형성하는 단계; 평탄화된 제3절연막(12)과 상기 제3절연막(12)에 대한 식각마스크 역할을 하는 제4절연막(13), 제5절연막(14)을 연속적으로 형성하는 단계; 필드산화막(2)의 트렌치 부위에 있는 하부 제1전하저장전극(8)이 노출되도록 콘택홀을 형성하고 이 콘택홀에 제2전하저장전극(15)을 형성하는 단계; 상기 제2전하저장전극(15) 상부에 절연막과 폴리실리콘막이 교대로 형성된 다층구조의 제3전하저장전극(30)을 형성하는 단계; 상기 다층구조(30)의 소정부위를 식각하여 하부의 상기 제2전하저장전극(15)이 노출되도록 하고 상기 제3전하저장전극(30)의 식각 측벽에 스페이서 전극(21)을 형성하되 상기 스페이서 전극(21) 형성시 제5절연막(14)이 노출되도록 하는 단계; 상기 다층구조(30)의 절연막 및 제5절연막(14)을 습식식각으로 제거하고 유전막과 플레이트전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 적층 캐패시터 형성방법.
  2. 제1항에 있어서, 상기 제3절연막(12)은 산화막이고, 제4절연막(13)은 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 적층 캐패시터 형성방법.
  3. 제1항에 있어서, 상기 다층구조로 이루어지는 제3전하저장전극(30)은 산화막과 폴리실리콘막으로 교대로 적층되어 있는 다층구조인 것을 특징으로 하는 반도체 소자의 적층 캐패시터 형성방법.
  4. 제1항에 있어서, 필드산화막(2)에 형성한 트렌치까지 확장되도록 전하저장전극(8)을 형성하는 단계는 상기 제1전하전장전극(8)을 형성하고 상기 제1전하전장전극(8) 표면 상부를 열산화시켜 열산화막(9)을 형성하는 단계를 더 포함하고 있는 것을 특징으로 하는 반도체 소자의 적층 캐패시터 형성방법.
  5. 제1항에 있어서, 상기 제2절연막(10)은 CVD(Chemical Vapor Deposition)산화막인 것을 특징으로 하는 반도체 소자의 적층 캐패시터 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930030879A 1993-12-29 1993-12-29 반도체 소자의 적층 캐패시터 형성방법 KR970011676B1 (ko)

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