KR940010347A - 캐비티-캐패시터 형성방법 - Google Patents

Abstract

본 발명은 고집적반도체 기억소자인 DRAM 셀의 캐비티-캐패시터 구조의 형성방법에 관한것으로서. 스페이서 기술을 이용하여 저장전극용 폴리실리콘층이 채워진 저장전극 콘택홀 내부에 캐비티를 형성함으로써 저장전극의 표면적직을 증가시켜 캐패시터의 용략을 증대시키는 기술이다.

Description

캐비티-캐패시터 형성방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2A로 내지 제2J도는 본 발명에 의한 캐비티-캐패시터 제조공정을 도시한 단면도로서,

제2A도는 기판 상부에 제1폴리실리콘층, 산화막 및 제1감광막 패턴을 적층한 상태의 단면도,

제2B도는 콘택홀을 형성한후, 제2폴리실리콘층을 증착한 상태의 단면도,

제2C는 제2폴리실리콘층의 소정두께를 식각하여 요홈을 형성한 상태의 단면도,

제2D도는 스페이서용 산화막을 전체구조 상부에 증착한 단면도,

제2E도는 스페이서용 산화막을 식각하여 요홈 측벽에 스페이서 산화막(Spacer Oxide)를 형성한 상태의 단면도,

제2F도는 스페이서 산화막을 식각장벽으로 하여 제2폴리실리콘층을 일정두께 식각하여 홈을 형성한 단면도,

제2G도는 캐비티용 산화막을 전체구조 상부에 증착한 단면도,

제2H도는 캐비티용 산화막의 소정부분을 제거하여 캐비티용 산화막 패턴을 형성한 단면도,

제2I도는 저장전극용 제3폴리실리콘층을 증착하고, 패턴공정으로 저장전극을 형성한 단면도,

제2J도는 캐비티 산화막 패턴을 습식식각으로 제거한 후, 캐패시터 유전체막과 플래이트 전극용 폴리실리콘층을 증착하여 캐패시터를 형성한 단면도.

Claims (1)

1. DRAM의 캐비티-캐패시터 제조공정에 있어서, 절연층(2) 상부에 제1폴리실리콘층(3)과 산화막(4)을 적층하고, 콘택홀 마스크용 제1감광막 패턴(5)을 형성하는 단계와, 콘택홀 영역의 산화막(4), 제1폴리실리콘층(3), 절연층(2)을 식각하여 콘택홀(6)을 형성하고, 제1감광막 패턴(5)을 제거한후, 제2폴리실리콘층(7)을 증착하는 단계와, 제2폴리실리콘층(7)을 식각하되 제1폴리실리콘층(3)의 일정두께가 노출되기까지 식각하여 요홈(8)을 형성하는 단계와, 전체구조 상부에 스페이서용 산화막(9)을 증착한 다음, 이 스페이서용 산화막(9)을 식각하여 요홈 측벽에 스페이서 산화막(10)을 형성하는 단계와, 상기 공정으로 노출된 산화막(4)과 스페이서 산화막(10)을 마스크로 하여 노출된 제2폴리실리콘층(7)의 일정두께를 식각하여 홈(11)을 형성하는 단계와, 전체구조상부에 캐비티용 산화막(13)을 증착하고 캐비티 마스크용 제2감광막 패턴(14)을 이용하여 캐비티용 산화막(13)의 소정부분을 제거함으로써 캐비티용 산화막 패턴(13A)을 형성하는 단계와, 캐비티용 산화막 패턴(13A) 상부에 제3폴리실리콘층(15)을 증착한 다음, 저장전극용 제3감광막 패턴(16)을 이용하여 제3폴리실리콘층(15)과 제1폴리실리콘층(3)의 소정부분을 제거하여 저장전극(20)을 형성하는 단계와, 저장전극(20) 내부에 있는 캐비티용 산화막 패턴(13A), 스페이서 산화막(10) 및 산화막(4)을 습식시각으로 제거하고 저장전극의 내부, 외부표면에 케패시터 유전체막(17)을 형성하고, 캐패시터 유전체막(17) 상부에 플래이트 전극용 폴리실리콘층(18)을 증착하는 단계로 이루어지는 것을 특징으로 하는 캐비티-캐패시터 형성방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.