KR100204019B1 - 반도체 소자의 전하 저장 전극 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 저장 전극 형성방법에 있어서, 제1층간 절연막(1)에 형성된 콘택홀(3)을 통해 반도체 기판과 접속되는 제1실리실리콘막(5)을 형성하는 단계; 상기 제1실리실리콘막(5) 상에 제2층간 절연막(7)을 형성하는 단계; 상기 콘택홀(3)을 중심으로 일부두께가 식각되어 제거된 오목한 형태를 가지는 제2층간 절연막 (7)을 상기 제1실리실리콘막(5)상에 형성하는 단계; 전체구조 상부에 제1폴리실리콘막(9)을 형성하는 단계; 상기 제1폴리실리콘막 (5)이 노출될 때까지 상기 제2실리실리콘막 (9)과 상기 제2층간 절연막(7)을 전면식각하여 제1폴리실리콘막 스페이서(9')를 형성하는 단계; 전체구조 상부에 제3실리실리콘막 (11)을 증착하는 단계; 및 상기 제3실리실리콘막 (11)을 전면식각하여 상기 제1폴리실리콘막 스페이서(9')와 접속되는 제2실리실리콘막 스페이서 (11' 및 11)를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 소자의 전하 저장 전극 형성방법

제1도 내지 제4도는 본 발명에 따른 반도체 캐패시터의 제조 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

1, 7 : 층간 절연막 5, 9 : 폴리실리콘막

9', 11', 11 : 폴리실리콘막 스페이서

본 발명은 높은 캐패시턴스(CAPACITANCE)를 갖는 반도체 소자의 전하저장 전극 형성방법에 관한 것이다.

일반적으로, 소자가 고집적화 됨에 따라 반도체 캐패시터는 적은 면적이 할당됨에도 불구하고 높은 캐패시턴스를 요구하게 된다.

충분한 캐패시턴스를 확보하기 위한 방법으로 높은 유전상수의 유전물질을 사용하는 방법, 유전물질의 두께를 감소시키는 방법, 그리고 저장노드의 면적을 늘리는 방법이 사용되고 있는데, 소자의 고집적화에 만족할 만한 캐패시턴스를 얻는데는 그 한계에 도달하는 문제점이 따랐다.

따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 넓은 표면적을 확보하여 충분한 캐패시턴스를 얻을 수 있는 반도체 소자의 전하저장 전극 형성방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 반도체 소자의 저장 전극 형성방법에 있어서, 제1층간 절연막에 형성된 콘택홀을 통해 반도체 기판과 접속되는 제1전도층을 형성하는 단계; 상기 제1전도층상에 제 2층간 절연막을 형성하는 단계; 상기 콘택홀을 중심으로 일부두께가 식각되어 제거된 오목한 형태를 가지는 제2층간 절연막을 상기 제1전도층 상에 형성하는 단계; 전체구조 상부에 제1전도층을 형성하는 단계; 상기 제1전도층이 노출될 때까지 상기 제2전도층과 상기 제2층간 절연막을 전면식각하여 제1전도층 스페이서를 형성하는 단계; 전체구조 상부에 제3전도층을 증착하는 단계; 및 상기 제3전도층을 전면식각하여 상기 제1전도층 스페이서와 접속되는 제2전도층 스페이서를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 전하 저장 전극 형성방법을 상세히 살펴보면 다음과 같다.

먼저, 제1도에 도시된 바와 같이 실리콘 기판 (도면에 도시되어 있지 않음 ) 상에 층간 절연막(1)을 형성하여 상기 실리콘 기판의 일부영역을 노출시키는 콘택홀(3)을 형성한 후, 상기 콘택홀(3)을 통해 실리콘 기판과 접속되는 폴리실리콘막(5)을 형성한다. 그리고, 상기 폴리실리콘막(5)상에 층간 절연막(7)을 형성 하는데 콘택홀(3)을 중심으로 일부가 식각되어 제거된 오목한 형태를 가지도록 형성한 후, 폴리실리콘막(9)을 전체구조 상부에 형성한다. 이때 상기 층간절연막(1)은 습식식각 선택비가 우수한 PSG나 O₃PSG등을 이용한다.

이어서, 제2도와 같이 상기 폴리실리콘막(9)과 층간 절연막(7)을 전면식각하여 폴리실리콘막 스페이서(9')를 형성하는데, 상기 층간 절연막(7)이 식각되어 상기 폴리실리콘막(5)이 노출될 때까지 충분히 식각을 한다.

계속하여, 제3도와 같이 전체구조 상부에 폴리실리콘막(11)을 증착한다.

끝으로, 제4도와 같이 상기 폴리실리콘막(11)을 전면식각하여 폴리실리콘막 스페이서(11' 및 11)를 형성하고 BOE(bvffered oxide etchant)나 HF용액을 이용하여 상기 층간 절연막을 습식식각한 후, 상기 폴리실리콘막(5)을 패턴하여 인접 셀과 분리한다. 이때 상기 폴리실리콘막(11)의 전면식각에 의해 형성된 폴리실리콘막 스페이서(11' 및 11)는 상기 폴리실리콘막 스페이서(9')의 측면에 각각 형성되어 전하 저장 전극의 표면적을 증가시키게 된다.

상기와 같이 이루어지는 본 발명은 폴리실리콘막 스페이서를 3중으로 형성함으로써 저장전극의 유효면적을 극대화시켜 64M DRAM급 이상의 고집적 반도체 캐패시터를 형성할 수 있는 효과가 있다.

Claims (5)

1. 반도체 소자의 저장 전극 형성방법에 있어서, 제1층간 절연막에 형성된 콘택홀을 통해 반도체 기판과 접속되는 제1전도층을 형성하는 단계; 상기 제1전도층 상에 제2층간 절연막을 형성하는 단계; 상기 콘택홀을 중심으로 일부두께가 식각되어 제거된 오목한 형태를 가지는 제2층간 절연막을 상기 제1전도층 상에 형성하는 단계; 전체구조 상부에 제1전도층을 형성하는 단계; 상기 제1전도층이 노출될 때까지 상기 제2전도층과 상기 제2층간 절연막을 전면식각하여 제1전도층 스페이서를 형성하는 단계; 전체구조 상부에 제3전도층을 증착하는 단계; 및상기 제3전도층을 전면식각하여 상기 제1전도층 스페이서와 접속되는 제2전도층 스페이서를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 저장 전극 형성방법.
2. 제1항에 있어서, 상기 제1내지 제3전도층은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 저장 전극 형성방법.
3. 제1항에 있어서, 제1층간 절연막은 습식식각 선택비가 우수한 물질 인 PSG나 O₃PSG막인 것을 특징으로 하는 반도체 소자의 저장 전극 형성방법.
4. 제1항에 있어서, 상기 제3전도층을 전면식각하여 제2전도층 스페이서를 오목한 형태로 형성함을 특징으로 하는 반도체 소자의 전하 저장 전극 형성 방법.
5. 제1항에 있어서, 상기 제2층간 절연막을 BOE 도는 HF용액을 이용하여 습식식각하는 것을 특징으로 하는 반도체 소자의 전하 저장 전극 형성 방법.