KR100232204B1 - 커패시터 구조 및 제조 방법 - Google Patents

커패시터 구조 및 제조 방법 Download PDF

Info

Publication number
KR100232204B1
KR100232204B1 KR1019960053434A KR19960053434A KR100232204B1 KR 100232204 B1 KR100232204 B1 KR 100232204B1 KR 1019960053434 A KR1019960053434 A KR 1019960053434A KR 19960053434 A KR19960053434 A KR 19960053434A KR 100232204 B1 KR100232204 B1 KR 100232204B1
Authority
KR
South Korea
Prior art keywords
film
forming
sidewall
layer
plug
Prior art date
Application number
KR1019960053434A
Other languages
English (en)
Other versions
KR19980035162A (ko
Inventor
이상돈
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019960053434A priority Critical patent/KR100232204B1/ko
Publication of KR19980035162A publication Critical patent/KR19980035162A/ko
Application granted granted Critical
Publication of KR100232204B1 publication Critical patent/KR100232204B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 커패시터 구조 및 제조 방법에 관한 것으로, 특히 오버레이 마진(Overlay Margin)을 증가시키면서 용량을 크게 하는 커패시터 구조 및 제조 방법에 관한 것이다.
이를 위한 본 발명의 커패시터 구조는 커패시터 구조는 불순물 영역을 갖는 기판, 상기 불순물 영역에 콘택홀을 갖고 기판 전면에 형성되는 절연층, 상기 콘택홀 측벽에 형성되는 절연막 측벽, 상기 불순물 영역 및 상기 절연막 측면을 따라서 형성되는 플러그, 상기 플러그 양측에 연결되어 실린더 구조를 이루며 하부가 외부로 돌출되어 형서된 제1스토리지노드, 상기 제1스토리지노드의 돌출된 측면과 접촉하여 이중실린더 구조를 이루도록 하부가 외부로 돌출되어 형성되는 제2스트리지노드, 상기 플러그의 상부 표면 및 상기 제1, 제2스토리지노드의 상·하·측부의 표면에 형성된 유전체막, 상기의 유전체막을 감싸도록 형성된 플레이트 전극을 포함하여 구성됨을 특징으로 한다.

Description

커패시터 구조 및 제조 방법
본 발명은 커패시터 구조 및 제조 방법에 관한 것으로, 특히 오버레이 마진(Overlay Margin)을 증가시키면서 용량을 크게하여 커패시터 구조 및 제조 방법에 관한 것이다.
이하 첨부된 도면을 참고하여 종래의 커패시터 구조 및 제조 방법을 설명하면 다음과 같다.
제1도는 종래의 제1실시예에 따른 커패시터의 구조 단면도이다.
제1도에서와 같이, 반도체 기판(11)내의 불순물 영역(14) 상에 콘택홀을 갖으면서 상기 반도체 기판(11)상에 산화막(15)과 질화막(16)으로 구성된 절연막(번호화 하지 않음), 상기 콘택홀내의 불순물 영역(14)을 걸쳐 상기 절연막상에 콘택홀보다 더 너비가 넓게 형성되는 제1다결정 실리콘(18)과 상기 콘택홀 양측의 절연막 상에 상기 제1다결정 실리콘(18)의 측벽으로 상기 절연막에 수직한 기둥모양으로 형성되는 제2다결정 실리콘(21)이 일체형으로 구성된 스토리지 노드(번호화 하지 않음), 상기 스토리지 노드상에 형성되는 유전체층(22)과 상기 유전체층(22)을 포함한 절연막 전면에 형성되는 제3다결정 실리콘(23)으로 커패시터가 형성된다.
제2(a)도 내지 제2(f)도는 종래의 제1실시예에 따른 커패시터의 제조 방법을 나타낸 공정 단면도이다.
제2(a)도에서와 같이, 반도체 기판(11)상에 차례로 초기 산화막(12)과, 제1감광막(13)을 형성한 다음, 상기 제1감광막(13)을 불순물 영역이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한다. 이어 상기 선택적으로 노광 및 현상된 제1감광막(13)을 마스크로 이용하여 불순물 이온을 주입하고 드라이브 인 확산을 통해 상기 반도체 기판(11) 내에 불순물 영역(14)을 형성한 후, 상기 제1감광막(13)과 초기 산화막(12)을 제거한다.
제2(b)에서와 같이, 상기 불순물 영역(14)을 갖는 반도체 기판(11)상에 차례로 제1산화막(15), 질화막(16)과 제2감광막(17)을 형성한 다음, 상기 제2감광막(17)을 상기 불순물 영역(14)상측에만 제거되도록 선택적으로 노광 및 현상한다. 이어 상기 선택적으로 노광 및 현상된 제2감광막(17)을 마스크로 이용하여 차례로 상기 질화막(16)과 제1산화막(15)을 선택적으로 식각하므로 콘택홀을 형성하여 상기 불순물 영역(14)을 노출시킨 후, 상기 제2감광막(17)을 제거한다.
제2(c)도에서와 같이, 상기 노출된 불순물 영역(14)을 포함한 질화막(16)상에 차례로 제1다결정 실리콘(18)과, 제2산화막(19)과, 제3감광막(20)을 형성한후, 상기 제3감광막(20)을 상기 콘택홀 상측에만 남도록 선택적으로 노광 및 현상한다. 여기서 상기 제2산화막(19)은 CVD(Chemical Vapour Deposition)법으로 형성한다.
제2(d)에서와 같이, 상기 선택적으로 노광 및 현상된 제3감광막(20)을 마스크로 이용하여 차례로 상기 제2산화막(19)과 제1다결정 실리콘(18)을 선택적으로 식각한 후, 상기 제3감광막(20)을 제거한다.
제2(e)도에서와 같이, 상기 제2산화막(19)을 포함한 질화막(16) 전면에 제2다결정 실리콘(21)을 증착하고 에치백(Etch Back)하여 측벽을 형성한 다음, 상기 제2산화막(19)을 제거한다. 이러므로 상기 제1, 제2다결정 실리콘(18,21)으로 이루어진 스토리지 노드(Storage Node)를 형성한다.
제2(f)도에서와 같이, 상기 스토리지 노드상에 유전체층(22)을 형성한 다음, 상기 유전체층(22)을 포함한 질화막(16)전면에 제3다결정 실리콘(23)을 형성함으로 커패시터를 형성한다.
제3도는 종래의 제2실시예에 따른 커패시터의 구조 단면도이다.
제3도에서와 같이, 반도체 기판(11)내의 불순물 영역(14) 상에 콘택홀을 갖으면서 상기 반도체 기판(11)상에 산화막(15)과 질화막(16)으로 구성된 절연막(번호화 하지 않음)과, 상기 콘택홀내의 불순물 영역(14)을 걸쳐 상기 절연막상에 콘택홀보다 더 너비가 넓게 형성되는 제1다결정 실리콘(18)과 상기 콘택홀 양측의 절연막상에 하부 부분이 상기 절연막과 평행하고 상부 부분이 상기 절연막과 수직으로 형성되는 제2다결정 실리콘(21)이 일체형으로 구성된 스토리지 노드(번호화 하지 않음)와, 상기 스토리지 노드 상에 형성되는 유전체층(22)과, 상기 유전체층(22)을 포함한 절연막 전면에 형성되는 제3다결정 실리콘(23)으로 커패시터가 형성된다.
제4(a)도 내지 제4(g)도는 종래의 제2실시예에 따른 커패시터의 제조 방법을 나타낸 공정 단면도이다.
제4(a)도에서와 같이, 반도체 기판(11)상에 차례로 초기 산화막(12)과 제1감광막(13)을 형성한 다음, 상기 제1감광막(13)을 불순물 영역이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한다. 이어 상기 선택적으로 노광 및 현상된 제1감광막(13)을 마스크로 이용하여 불순물 이온을 주입하고 드라이브인 확산을 통하여 상기 반도체 기판(11) 내에 불순물 영역(14)을 형성한 후, 상기 제1감광막(13)과 초기 산화막(12)을 제거한다.
제4(b)도에서와 같이, 상기 불순물 영역(14)을 갖는 반도체 기판(11)상에 차례로 제1산화막(15), 질화막(16)과 제2감광막(17)을 형성한 다음, 상기 제2감광막(17)을 상기 불순물 영역(14)상측에만 제거되도록 선택적으로 노광 및 현상한다. 이어 상기 선택적으로 노광 및 현상된 제2감광막(17)을 마스크로 이용하여 차례로 상기 질화막(16)과 제1산화막(15)을 선택적으로 식각하므로 콘택홀을 형성하여 상기 불순물 영역(14)을 노출시킨 후, 상기 제2감광막(17)을 제거한다.
제4(c)도에서와 같이, 상기 노출된 불순물 영역(14)을 포함한 질화막(16)상에 차례로 제1다결정 실리콘(18)과, 제2산화막(19)과, 제3감광막(20)을 형성한 후, 상기 제3감광막(20)을 상기 콘택홀 상측에만 남도록 선택적으로 노광 및 현상한다. 여기서 상기 제2산화막(19)은 CVD 법으로 형성한다.
제4(d)도에서와 같이, 상기 선택적으로 노광 및 현상된 제3감광막(20)을 마스크로 이용하여 차례로 상기 제2산화막(19)과 제1다결정 실리콘(18)을 선택적으로 식각한 후, 상기 제3감광막(20)을 제거한다.
제4(e)도에서와 같이, 상기 제2산화막(19)을 포함한 질화막(16) 전면에 차례로 제2다결정 실리콘(21)과 제3산화막(24)을 형성하고, 상기 제3산화막(24)을 에치백하여 측벽을 형성한다. 여기서 상기 제3산화막(24)은 CVD 법으로 형성한다.
제4(f)도에서와 같이, 상기 제2다결정 실리콘(21)의 측벽인 제3산화막(24)을 마스크로 이용하여 상기 제2다결정 실리콘(21)을 에치백 한다.
제4(g)도에서와 같이, 상기 제2, 제3산화막(19,24)을 제거하므로 상기 제1, 제2다결정 실리콘(18,21)으로 이루어진 스토리지 노드를 형성한다. 이어 상기 스토리지 노드상에 유전체층(22)을 형성한 다음, 상기 유전체층(22)을 포함한 질화막(16)전면에 제3다결정 실리콘(23)을 형성함으로 커패시터를 형성한다
종래의 커패시터 구조 및 제조 방법은 다음과 같은 문제점이 있었다.
먼저 제1실시예에서는 스토리지 노드 콘택과 스토리지 노드 사이의 오버레이 마진이 부족하여 미스어라인(Mis-align)이 자주 발생한다.
그리고 제2실시예에서는 오버레이 마진을 측벽의 두께만큼 증가시켰으나, 용량면에서는 충분히 크게 못한다.
본 발명은 상기 문제점을 해결하기 위해 안출한 것으로 이중 실린더 모양의 들뜬(Floating) 형태인 스토리지 노드 전극을 형성하여 오버레이 마진을 증가시키면서 용량을 크게 하는 커패시터 구조 및 제조 방법을 제공하는데 그 목적이 있다.
제1도는 종래의 제1실시예에 따른 커패시터의 구조 단면도.
제2(a)도 내지 제2(f)도는 종래의 제1실시예에 따른 커패시터의 제조방법을 나타낸 공정 단면도.
제3도는 종래의 제2실시예에 따른 커패시터의 구조 단면도.
제4(a)도 내지 제4(g)도는 종래의 제2실시예에 따른 커패시터의 제조방법을 나타낸 공정 단면도.
제5도는 본 발명의 실시예에 따른 커패시터의 구조 단면도.
제6(a)도 내지 제6(j)도는 본 발명의 실시예에 따른 커패시터의 제조 방법을 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
41 : 반도체 기판 44 : 불순물 영역
45 : 산화막 49 : 측벽
50 : 제1다결정 실리콘 53 : 제2다결정 실리콘
55 : 제3다결정 실리콘 57 : 유전체층
58 : 제4다결정 실리콘
본 발명의 커패시터 구조는 불순물 영역을 갖는 기판, 상기 불순물 영역에 콘택홀을 갖고 기판 전면에 형성되는 절연층, 상기 콘택홀 측벽에 형성되는 절연막 측벽, 상기 불순물 영역 및 상기 절연막 측면을 따라서 형성되는 플러그, 상기 플러그 양측에 연결되어 실린더 구조를 이루며 하부가 외부로 돌출되어 형성된 제1스토리지노드, 상기 제1스토리지노드의 돌출된 측면과 접촉하여 이중실린더 구조를 이루도록 하부가 외부로 돌출되어 형성되는 제2스토리지노드, 상기 플러그의 상부 표면 및 상기 제1, 제2스토리지노드의 상·하·측면의 표면에 형성된 유전체막, 상기 유전체막을 감싸도록 형성된 플레이트 전극을 포함하여 구성됨을 특징으로 한다.
그리고 본 발명의 커패시터 제조방법은 불순물 영역을 갖는 기판상에 차례로 제1,제2,제3절연막을 형성하고 상기 불순물 영역상에 콘택홀을 형성하는 단계, 상기 콘택홀의 측면에 제4절연막 측벽을 형성하는 단계, 상기 콘택홀을 통해 불순물 영역과 연결되도록 콘택홀 부위에 플러그층과 제5절연막을 형성하는 단계, 전면에 제2도전층을 형성하고 제2도전층 측면에 제6절연막 측벽을 형성하는 단계, 상기 제6절연막 측벽을 마스크로 하여 제2도전층을 선택적으로 제거하여 상기 플러그층의 측면과 접하여 실린더 모양을 이루며 하부가 외부로 돌출된 제1스토리지 전극을 형성하는 단계, 전면에 제3도전층을 형성하고 제3도전층 측면에 제7절연막 측벽을 형성하는 단계, 상기 제7절연막 측벽을 마스크로 하여 제3도전층을 선택적으로 제거하여 상기 제1스토리지노드의 돌출된 하측면과 접하여 이중실린더 모양을 이루며 하부가 외부로 돌출된 제2스토리지노드를 형성하는 단계, 상기 제3, 제5, 제6, 제7절연막을 제거하는 단계, 상기 플러그층 표면상과 제1, 제2스토리지 노드의 상·하·측부의 표면상에 유전막을 형성하는 단계, 전면에 제4도전층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명의 커패시터 구조 및 제조방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제5도는 본발명의 실시예에 따른 커패시터의 구조 단면도이다.
제5도에서와 같이, 반도체 기판(41)의 표면내에 형성되는 불순물 영역(44), 상기 불순물 영역(44)상에 콘택홀을 갖고 전면에 산화막(45)과 제1질화막(46)으로 적층되어 형성되는 절연막, 상기 절연막상에 제4다결정 실리콘(58)으로 형성되는 제1플레이트 전극, 상기 제1플레이트 전극 상에 형성되는 제1유전체, 상기 콘택홀의 측면에 제2질화막으로 구성되어 형서되는 측벽(49), 상기 불순물 영역(44)과 연결되도록 콘택홀 및 인접한 제1유전체상에 제1다결정 실리콘(50)으로 형성되는 스터리지 노드의 플러그, 상기 플러그 양측에 연결되고 상기 제1유전체상에 일정 너비의 바닥면을 갖고 플러그에 연결되는 부위에 기둥을 갖으며 제2다결정 실리콘(53)으로 형성되느 제1스토리지노드들, 상기 각 제1스토리지노드의 일측에 연결되고 상기 제1유전체상에 일정 너비의 바닥면을 갖고 제1스토리지 노드에 연결되는 부위에 기둥을 갖으며 제3다결정 실리콘(55)으로 형성되는 제2스토리지노드들, 상기 제1, 제2스토리지노드들 표면 및 상기 플러그 표면을 걸쳐 형성되는 제2유전체와 상기 제1유전체로 형성되는 유전체층(57), 상기 제2츄전체상에 제4다결정 실리콘(58)으로 형성되고 상기 제1플레이트 전극에 연결되는 제2플레이트 전극을 포함하여 커패시터가 형성된다.
여기서 상기 제1, 제2스토리지노드는 기둥 모양에서 일정너비를 갖는 바닥면 만큼 각각 돌출되어 형성된 것이고, 제1스토리지노드는 플러그와 접하여 실린더 모양을 이루고, 제2스토리지노드는 제1스토리지노드의 일정너비 만큼 돌출된 부분의 측면과 접하여 이중의 실린더 모양을 이룬다.
상기와 같이 구성된 커패시터의 제조 방법을 설명하면 다음과 같다.
제6(a)도 내지 제6(j)도는 본 발명의 실시예에 따른 커패시터의 제조방법을 나타낸 공정 단면도이다.
제6(a)도에서와 같이, 반도체 기판(41)상에 차례로 초기 산화막(42)과 제1감광막(43)을 형성한 다음, 상기 제1감광막(43)을 불순물 영역이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한다. 이어 상기 선택적으로 노광 및 현상된 제1감광막(43)을 마스크로 이용하여 불순물 이온을 주입하고 드라이브 인 확산을 통하여 상기 반도체 기판(41) 내에 불순물 영역(44)을 형성한 후, 상기 제1감광막(43)과 초기 산화막(42)을 제거한다.
제6(b)도에서와 같이, 상기 불순물 영역(44)을 갖는 반도체 기판(41)상에 차례로 제1산화막(45)과, 제1질화막(46)과 제2산화막(47)과, 제2감광막(48)을 형성한 다음, 상기 제2감광막(48)을 상기 불순물 영역(44) 상측에만 제거되도록 선택적으로 노광 및 현상한다. 여기서 상기 제1질화막(46)과 제2산화막(47)은 CVD 법으로 형성한다.
이어 상기 선택적으로 노광 및 현상된 제2감광막(48)을 마스크로 이용하여 차례로 상기 제2산화막(47)과, 제1질화막(46)과, 제1산화막(45)을 선택적으로 식각하므로 콘택홀을 형성하여 상기 불순물 영역(44)을 노출시킨 후, 상기 제2감광막(48)을 제거한다.
제6(c)도에서와 같이, 상기 노출된 불순물 영역(44)을 포함한 제2산화막(47)상에 제2질화막을 형성하고, 에치백하여 콘택홀의 내벽면에 제1측벽(49)을 형성한다. 여기서 상기 제2질화막을 대신하여 산화막으로 제1측벽(49)을 형성하여도 된다.
이어 전면에 차례로 제1다결정 실리콘(50)과, 제3산화막(51)과, HSG(Hemispherical Silicon Glass)막(52)과 제3감광막을 형성하고, 상기 제3감광막(53)을 상기 콘택홀 상층에만 남도록 선택적으로 노광 및 현상한다.
여기서 상기 제2질화막(49)과 제3 (51)을 CVD 법으로 형성한다.
제6(d)도에서와 같이, 상기 선택적으로 노광 및 현상된 제3감광막(53)을 마스크로 이용하여 차례로 상기 HSG막(52)과 제3산화막(51)을 선택적으로 식각한 후, 상기 제3감광막(53)을 제거한다.
제6(e)도에서와 같이, 상기 HSG막(52)을 마스크로 이용하여 상기 제1다결정 실리콘(50)을 선택적으로 식각하면서 동시에 상기 HSG막(52)을 제거한다.
이어 상기 제3산화막(51)을 포함한 제2산화막(47)전면에 차례로 제2다결정 실리콘(53)과, 제4산화막을 형성한 후, 상기 제4산화막을 에치백하여 제2측벽(54)을 형성한다. 여기서 상기 제4산화막을 CVD법으로 형성하며, 상기 제4산화막 대신에 질화막으로 제2측벽(54)을 형성하여도 된다.
제6(f)도에서와 같이, 상기 제2다결정 실리콘(53) 양측의 제2측벽(54)을 마스크로 이용하여 상기 제2다결정 실리콘(23)을 제2다결정 실리콘이 형성된 두께만큼 에치백한다. 이때 제1다결정 실리콘(50)의 측면과 제2다결정 실리콘(53)이 접하여서 실린더 모양을 이루며, 제2다결정 실리콘(53)은 제2측벽(54)의 폭만큼 하부가 돌출되어 형성된다. 그리고 상기 제2다결정 실리콘(53)을 에치백하는 공정에서 상기 제2측벽(54)도 약간 식각된다.
제6(g)도에서와 같이, 전면에 차례로 제3다결정 실리콘(55)과 제5산화막을 형성한 다음, 상기 제5산화막을 에치백하여 제3측벽(56)을 형성한다.
여기서 상기 제5산화막은 CVD 법으로 형성한다.
제6(h)도에서와 같이, 상기 제3다결정 실리콘(55)양측의 제3측벽(56)을 마스크로 이용하여 상기 제3다결정 실리콘(55)을 상기 제3산화막(51)이 노출되도록 에치백한다. 이때 제3다결정 실리콘(55)은 제2다결정 실리콘(53)의 돌출된 하면과 연결되어 이중의 실린더 모양을 이루고, 제3측벽(56)의 폭만큼 하부가 외부로 돌출되어 형성된다.
제6(i)도에서와 같이, 상기 제2, 제3산화막(47,51)과 제4, 제5산화막을 제거하여 상기 제1, 제2, 제3다결정 실리콘(50,53,55)으로 이루어져 들뜬(Floating)형태의 스토리지 노드를 형성한다.
제6(j)도에서와 같이, 상기 스토리지 노드상에 산화막, 질화막 및 Ta2O2중의 하나로 구성된 유전체층(57)을 형성한 다음, 상기 유전체층(57)을 포함한 제1질화막(46) 전면에 플레이트 전극용으로 제4다결정 실리콘(58)을 증착하여 커패시터를 형성한다.
제6도에서 제2산화막(47) 및 제2질화막(49)을 형성하지 않고 공정을 진행하여 들뜬 형태가 아닌 스토리지 노드가 형성되거나, 제6(g)도와 제6(h)도 공정을 하지 않고 제6(f)도 공정후에 산화막을 식각하여 들뜨면서 단일 실린더 구조의 스토리지 노드를 형성하여도 된다.
본 발명의 커패시터 구조 및 제조 방법은 들뜬 형태이면서 이중 실린더 모양의 스토리지노드를 형성함으로 오버레이 마진을 향상시키면서 용량을 크게하는 효과가 있다.

Claims (5)

  1. 불순물 영역을 갖는 기판; 상기 불순물 영역에 콘택홀을 갖고 기판 전면에 형성되는 절연층; 상기 콘택홀 측벽에 형성되는 절연막 측벽; 상기 불순물 영역 및 상기 절연막 측면을 따라서 형성되는 플러그; 상기 플러그 양측에 연결되어 실린더 구조를 이루며 하부가 외부로 돌출되어 형성된 제1스토리지노드; 상기 제1스토리지노드의 돌출된 측면과 접촉하여 이중실린더 구조를 이루도록 하부가 외부로 돌출되어 형성되는 제2스토리지노드; 상기 플러그의 상부 표면 및 상기 제1, 제2스토리지노드의 상·하·측부의 표면에 형성된 유전체막; 상기 유전체막을 감싸도록 형성된 플레이트 전극을 포함하여 구성됨을 특징으로 하는 커패시터.
  2. 불순물 영역을 갖는 기판상에 차례로 제1, 제2, 제3절연막을 형성하고 상기 불순물 영역상에 콘택홀을 형성하는 단계; 상기 콘택홀의 측면에 제4절연막 측벽을 형성하는 단계; 상기 콘택홀을 통해 불순물 영역과 연결되도록 콘택홀 부위에 플러그층과 제5절연막을 형성하는 단계; 전면에 제2도전층을 형성하고 제2도전층 측면에 제6절연막 측벽을 형성하는 단계; 상기 제6절연막 측벽을 마스크로 하여 제2도전층을 선택적으로 제거하여 상기 플러그층의 측면과 접하여 실린더 모양을 이루며 하부가 외부로 돌출된 제1스토리지 전극을 형성하는 단계; 전면에 제3도전층을 형성하고 제3도전층 측면에 제7절연막 측벽을 형성하는 단계; 상기 제7절연막 측벽을 마스크로 하여 제3도전층을 선택적으로 제거하여 상기 제1스토리지노드의 돌출된 하측면과 접하여 이중실린더 모양을 이루며 하부가 외부로 돌출된 제2스토리지노드를 형성하는 단계; 상기 제3, 제5, 제6, 제7절연막을 제거하는 단계; 상기 플러그층 표면상과 제1, 제2스토리지노드의 상·하·부의 표면상에 유전막을 형성하는 단계; 전면에 제4도전층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 커패시터 제조방법.
  3. 제2항에 있어서, 유전막을 산화막, 질화산화막 및 Ta2O5중 하나로 형성하는 것을 특징으로 하는 커패시터의 제조방법.
  4. 제2항에 있어서, 제1, 제3, 제5, 제6, 제7절연막을 산화막으로 형성하는 것을 특징으로 하는 커패시터의 제조방법.
  5. 제2항에 있어서, 제2, 제4절연막을 질화막으로 형성하는 것을 특징으로 하는 커패시터의 제조방법.
KR1019960053434A 1996-11-12 1996-11-12 커패시터 구조 및 제조 방법 KR100232204B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960053434A KR100232204B1 (ko) 1996-11-12 1996-11-12 커패시터 구조 및 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960053434A KR100232204B1 (ko) 1996-11-12 1996-11-12 커패시터 구조 및 제조 방법

Publications (2)

Publication Number Publication Date
KR19980035162A KR19980035162A (ko) 1998-08-05
KR100232204B1 true KR100232204B1 (ko) 1999-12-01

Family

ID=19481530

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960053434A KR100232204B1 (ko) 1996-11-12 1996-11-12 커패시터 구조 및 제조 방법

Country Status (1)

Country Link
KR (1) KR100232204B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0621382A (ja) * 1992-07-01 1994-01-28 Nec Corp 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0621382A (ja) * 1992-07-01 1994-01-28 Nec Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
KR19980035162A (ko) 1998-08-05

Similar Documents

Publication Publication Date Title
KR100449030B1 (ko) 스택형 캐패시터 및 그의 제조방법
KR100270211B1 (ko) 디램 셀 커패시터 및 그의 제조 방법
US5686339A (en) High dielectric constant capacitor and a fabricating method thereof
KR0156646B1 (ko) 반도체 기억소자의 캐패시터 제조방법
US6211008B1 (en) Method for forming high-density high-capacity capacitor
US6383867B1 (en) Method of manufacturing semiconductor memory device
KR100232204B1 (ko) 커패시터 구조 및 제조 방법
KR20020062138A (ko) 용량 소자의 제조 방법 및 용량 소자
KR100524810B1 (ko) 실린더형 캐패시터 및 그 제조 방법
KR100223286B1 (ko) 캐패시터의 전하저장전극 제조방법
KR0170570B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR960013641B1 (ko) 디램셀의 저장전극 제조방법
KR100240588B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100449179B1 (ko) 반도체소자의캐패시터제조방법
KR100199353B1 (ko) 캐패시터의 전하저장전극 제조방법
KR100204019B1 (ko) 반도체 소자의 전하 저장 전극 형성 방법
KR0179144B1 (ko) 반도체 소자의 캐패시터 제조방법
KR0124576B1 (ko) 반도체 메모리장치의 커패시터 및 이의 제조방법
KR100308640B1 (ko) 코어형트랜치캐패시터및그제조방법
KR100196223B1 (ko) 커패시터의 제조방법
KR0161874B1 (ko) 커패시터 제조방법
KR100537195B1 (ko) 반도체 메모리장치의 커패시터 제조방법
KR100411239B1 (ko) 캐패시터의전하저장전극형성방법
KR940011805B1 (ko) 캐패시터 전하저장전극 제조방법
KR100419748B1 (ko) 반도체소자의제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070827

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee