KR100537195B1 - 반도체 메모리장치의 커패시터 제조방법 - Google Patents

Abstract

본 발명은 식각선택비가 높은 습식식각을 통해 커패시터 하부전극을 마스크공정에 의하지 않고 형성하기 위하여 반도체기판 상에 절연막, PSG막 및 상기 PSG막에 대한 습식식각비가 큰 제1폴리실리콘막을 차례로 형성하는 단계; 상기 제1폴리실리콘막, PSG막 및 절연막을 선택적으로 식각하여 커패시터 하부전극을 상기 기판의 소정영역과 접속시키기 위한 콘택홀을 형성하는 단계; 상기 PSG막의 측면부를 HF 용액을 이용하여 소정 부분만큼 습식식각하는 단계; 상기 반도체기판 전면에 상기 PSG막 두께의 1/3 미만의 두께로 커패시터 하부전극 형성을 위한 제2폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막이 제거될때까지 상기 제2폴리실리콘막을 에치백하여 하부전극을 형성하는 단계; 및 상기 남아 있는 PSG막을 습식식각에 의해 제거하는 단계를 포함하여 구성되는 반도체 메모리장치의 커패시터 제조방법을 제공한다.

Description

반도체 메모리장치의 커패시터 제조방법

본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 고집적 DRAM의 커패시터 형성방법에 관한 것이다.

반도체 메모리장치가 고집적화되어 감에 따라 커패시터 점유면적도 더욱 작아지게 되고, 이에 따라 좁은 면적에서 소자를 동작시킬 수 있는 최소한의 커패시터 용량을 확보하기 위한 노력이 다방면에서 계속해서 이루어져 왔으나, 집적도가 높으면 높을수록 커패시터 형성공정이 복잡해지고 어려워져 이에 대한 해결방안이 요구되고 있는 실정이다.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 식각선택비가 높은 습식식각을 통해 커패시터 하부전극을 마스크공정에 의하지 않고 형성함으로써 커패시터 형성공정을 간단화할 수 있는 반도체 메모리장치의 커패시터 제조방법을 제공하는 것을 그 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치의 커패시터 제조방법은 반도체기판 상에 절연막, PSG막 및 상기 PSG막에 대한 습식식각비가 큰 제1폴리실리콘막을 차례로 형성하는 단계; 상기 제1폴리실리콘막, PSG막 및 절연막을 선택적으로 식각하여 커패시터 하부전극을 상기 기판의 소정영역과 접속시키기 위한 콘택홀을 형성하는 단계; 상기 PSG막의 측면부를 HF 용액을 이용하여 소정 부분만큼 습식식각하는 단계; 상기 반도체기판 전면에 상기 PSG막 두께의 1/3 미만의 두께로 커패시터 하부전극 형성을 위한 제2폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막이 제거될때까지 상기 제2폴리실리콘막을 에치백하여 하부전극을 형성하는 단계; 및 상기 남아 있는 PSG막을 습식식각에 의해 제거하는 단계를 포함하여 구성된다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 1a 내지 도 1f에 본 발명의 일실시예에 의한 DRAM 커패시터 제조방법을 공정순서에 따라 나타내었다.

먼저, 도 1a를 참조하면, 반도체기판(100)상에 게이트(1)를 형성하고, 그 전면에 절연막(2)을 형성한 후, 절연막(2)상에 희생산화막(3)을 형성한다. 상기 희생산화막(3)은 습식식각속도가 빠른 물질로 형성하는바, 현재 반도체 제조에 사용되고 있는 물질중 PSG는 HF수용액에서 TEOS나 열산화막에 비해 30배 이상 식각속도가 빠르므로 PSG를 사용하여 희생산화막을 형성하는 것이 바람직하다. 그리고 희생산화막(3)의 두께는 후속공정에서 형성될 커패시터 접속을 위한 콘택홀의 크기보다 두껍게 형성한다. 이어서 상기 희생산화막(3)위에 희생산화막에 대한 습식식각비가 큰 물질로서, 예컨대 폴리실리콘(4)을 증착한다. 이때, 폴리실리콘층은 후속공정에서 제거될 것이므로 1000Å 미만의 두께로 형성하는 것이 바람직하다.

다음에 도 1b를 참조하면, 상기 폴리실리콘층(4)과 희생산화막(3) 및 절연막(2)을 선택적으로 식각하여 커패시터 하부전극을 기판 소정영역과 접속시키기 위한 콘택홀을 형성한다.

도 1c를 참조하면, HF용액으로 상기 희생산화막(3)을 습식식각하여 도시된 바와 같은 형태를 얻는다. 이때, 폴리실리콘층(4)은 습식식각에 의해 손상되지 않고 식각시 마스크의 역할을 하게 된다.

이어서 도 1d를 참조하면, 상기 기판 전면에 커패시터 하부전극 형성을 위한 도전물질로서 폴리실리콘(5)을 증착하는바, 폴리실리콘은 스텝커버리지가 우수하여 도시된 바와 같은 매립형태를 얻을 수 있다. 이때, 폴리실리콘의 두께는 상기 희생산화막 두께의 1/3 미만의 상기 콘택홀내에 증착될 수 있는 두께로 하는 것이 바람직하다. 너무 두껍게 증착하면 콘택홀이 완전히 폴리실리콘으로 매립되어 하부전극의 표면적이 감소하게 된다.

도 1e를 참조하면, 상기 폴리실리콘층(5)을 에치백하여 폴리실리콘패턴(4) 및 그 상부의 폴리실리콘층(5)부위를 제거함으로써 커패시터 하부전극 (5)을 형성한다. 이때, 폴리실리콘층패턴(4)에 비해 하부전극용 폴리실리콘층(5)이 두꺼우면 에치백공정시 안정된 과도식각공정을 행할 수 있다. 에치백공정시 폴리실리콘층패턴(4)이 완전히 제거되도록 한다.

도 1f를 참조하면, 상기 하부전극(5) 사이에 남아 있는 희생산화막을 HF 또는 BOE를 이용한 습식식각에 의해 제거하여 더욱 넓은 커패시터 하부전극의 표면적을 확보함으로써 커패시터용량을 증가시킬 수 있도록 한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의하면, DRAM 커패시터의 커패시터용량을 증가시킬 수 있으며, 또한, 큰 용량을 갖는 커패시터를 용이한 공정에 의해 제조할 수 있다.

도 1a 내지 도 1f는 본 발명에 의한 DRAM 커패시터 제조방법을 도시한 공정순서도.

*도면의 주요부분에 대한 부호의 설명*

1.게이트 2.절연막

3.희생산화막 4.폴리실리콘층

5.커패시터 하부전극

Claims (4)

1. 반도체기판 상에 절연막, PSG막 및 상기 PSG막에 대한 습식식각비가 큰 제1폴리실리콘막을 차례로 형성하는 단계;

   상기 제1폴리실리콘막, PSG막 및 절연막을 선택적으로 식각하여 커패시터 하부전극을 상기 기판의 소정영역과 접속시키기 위한 콘택홀을 형성하는 단계;

   상기 PSG막의 측면부를 HF 용액을 이용하여 소정 부분만큼 습식식각하는 단계;

   상기 반도체기판 전면에 상기 PSG막 두께의 1/3 미만의 두께로 커패시터 하부전극 형성을 위한 제2폴리실리콘막을 형성하는 단계;

   상기 제1폴리실리콘막이 제거될때까지 상기 제2폴리실리콘막을 에치백하여 하부전극을 형성하는 단계; 및

   상기 남아 있는 PSG막을 습식식각에 의해 제거하는 단계

   를 포함하는 반도체메모리장치의 커패시터 제조 방법.
2. 제1항에 있어서,

   상기 PSG막을 상기 콘택홀의 크기보다 큰 두께로 형성하는 반도체 메모리장치의 커패시터 제조방법.
3. 제1항에 있어서,

   상기 HF 용액을 이용한 PSG막의 습식식각시 상기 제1폴리실리콘막이 마스크 역할을 하는 반도체 메모리장치의 커패시터 제조방법.
4. 제1항에 있어서,

   상기 제1폴리실리콘막에 비해 상기 제2폴리실리콘막을 더 두껍게 형성하는 반도체 메모리장치의 커패시터 제조방법.