KR100482739B1 - 반도체장치의실린더형전하저장전극형성방법 - Google Patents

반도체장치의실린더형전하저장전극형성방법 Download PDF

Info

Publication number
KR100482739B1
KR100482739B1 KR1019970027878A KR19970027878A KR100482739B1 KR 100482739 B1 KR100482739 B1 KR 100482739B1 KR 1019970027878 A KR1019970027878 A KR 1019970027878A KR 19970027878 A KR19970027878 A KR 19970027878A KR 100482739 B1 KR100482739 B1 KR 100482739B1
Authority
KR
South Korea
Prior art keywords
charge storage
storage electrode
forming
sacrificial oxide
polysilicon
Prior art date
Application number
KR1019970027878A
Other languages
English (en)
Other versions
KR19990003915A (ko
Inventor
신기수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019970027878A priority Critical patent/KR100482739B1/ko
Publication of KR19990003915A publication Critical patent/KR19990003915A/ko
Application granted granted Critical
Publication of KR100482739B1 publication Critical patent/KR100482739B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 제조 분야에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 측벽 스페이서 형성시 그 끝 부분이 취약해지지 않는 반도체 장치의 전하저장 전극 형성방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은 희생 산화막의 선택적 식각시 CF계 가스를 사용하여 식각된 측벽의 패시베이션이 강화되는 조건을 형성하여 85˚ 이하의 경사를 가지는 패턴을 형성하고, 이 패턴 측벽에 폴리실리콘막 스페이서를 형성함으로써 스페이서 끝 부분의 취약 부위를 제거함.
4. 발명의 중요한 용도
반도체 장치의 실린더형 전하저장 전극 형성에 이용됨.

Description

반도체 장치의 실린더형 전하저장 전극 형성방법
본 발명은 반도체 제조 분야에 관한 것으로, 특히 64M DRAM급 이상의 반도체 메모리 장치에 적용되는 실린더 구조의 전하저장 전극 형성방법에 관한 것이다.
이하, 첨부된 도면 도 1A 내지 도 1E를 참조하여 종래 기술 및 그 문제점을 살펴본다.
먼저, 도 1A에 도시된 바와 같이 소정의 하부층 공정을 마치고 콘택홀을 가진 층간 절연막(11)이 형성된 실리콘 기판(10) 상에 폴리실리콘막(12) 및 희생 산화막(13)을 차례로 증착한다. 계속하여, 그 상부에 전하저장 전극 패턴 형성을 위한 포토레지스트 패턴(14)을 형성한다.
이어서, 도 1B에 도시된 바와 같이 포토레지스트 패턴(14)를 식각 장벽으로하여 희생 산화막(13) 및 폴리실리콘막(12)을 선택적 식각한 다음, 포토레지스트 패턴(14)을 제거한다.
계속하여, 도 1C에 도시된 바와 같이 전체구조 상부에 다시 측벽 스페이서 형성을 위한 폴리실리콘막(15)을 증착한다.
다음으로, 도 1D에 도시된 바와 같이 폴리실리콘막(15)을 전면성 식각하여 폴리실리콘막 스페이서(15a)를 형성한다. 여기서, 전면성 식각은 과도 식각을 필요로 하므로 폴리실리콘막 스페이서(15a)의 끝 부분이 취약하게 형성된다. 이러한 취약 부위(A)는 폴리실리콘막 스페이서(15a)의 끝 부분에서 이온 타격 성향이 약하기 때문에 형성된 것이며, 이후 캐패시터의 붕괴 전압을 떨어뜨림으로써 반도체 장치의 신뢰도를 저하시킨다.
끝으로, 도 1E에 도시된 바와 같이 희생 산화막(13)을 습식 식각 방식으로 제거한다. 이때, 폴리실리콘막 스페이서(15a)의 끝 부분의 취약 부위가 부러지게 되어 파티클의 원인이 되거나, 캐패시터의 정전용량을 저하시키는 요인이 된다.
본 발명은 측벽 스페이서 형성시 그 끝부분이 취약해 지지 않는 반도체 장치의 실린더형 전하저장 전극 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 소정의 하부층이 형성된 기판 상에 전하저장 전극용 제1 폴리실리콘막 및 희생 산화막을 차례로 형성하는 단계, 전하저장 전극 형성 영역을 정의하기 위한 식각 마스크를 사용하여 상기 희생 산화막 및 상기 제1 폴리실리콘막을 선택적으로 건식 식각하되, 식각된 상기 희생 산화막 및 상기 제1 폴리실리콘막의 측벽과 상기 기판이 이루는 경사각이 85°를 넘지 않도록 하는 단계; 상기 희생 산화막 및 상기 제1 폴리실리콘막이 선택적으로 건식 식각된 전체구조 표면을 따라 전하저장 전극용 제2 폴리실리콘막을 형성하는 단계; 상기 제2 폴리실리콘막을 전면 식각하여 상기 희생 산화막 및 상기 제1 폴리실리콘막의 측벽 부위에 폴리실리콘막 스페이서를 형성하는 단계; 및 상기 희생 산화막을 제거하는 단계를 포함하는 반도체 장치의 실린더형 전하저장 전극 형성방법이 제공된다.
이하, 첨부된 도면 도 2A 내지 도 2E를 참조하여 본 발명의 일실시예를 상술한다.
먼저, 도 2A에 도시된 바와 같이 소정의 하부층 공정을 마치고 콘택홀을 가진 층간 절연막(21)이 형성된 실리콘 기판(20) 상에 폴리실리콘막(22) 및 희생 산화막(23)을 차례로 증착한다. 계속하여, 그 상부에 전하저장 전극 패턴 형성을 위한 포토레지스트 패턴(24)을 형성한다.
다음으로, 도 2B에 도시된 바와 같이 포토레지스트 패턴(24)를 식각 장벽으로하여 희생 산화막(23) 및 폴리실리콘막(22)을 차레로 선택적 식각한 다음, 포토레지스트 패턴(24)을 제거한다. 이때, 상기한 선택적 식각은 CF4, CHF3, CH2F2, CH3F, C2F6, C3H, C4F8 등의 CF계 가스를 주 식각 가스로하여 측벽의 패시베이션이 강화되는 조건으로 희생 산화막(23)을 식각하여 85°이하의 완만한 경사면을 확보하고, 계속하여 폴리실리콘막(22)을 식각한다. 상기한 선택적 식각은 상기한 주 식각 가스 외에 Ar 가스를 더 첨가하여 사용할 수도 있다.
이어서, 도 2C에 도시된 바와 같이 전체구조 상부에 다시 측벽 스페이서 형성을 위한 폴리실리콘막(25)을 증착한다.
다음으로, 도 2D에 도시된 바와 같이 폴리실리콘막(25)을 전면성 식각하여 폴리실리콘막 스페이서(25a)를 형성한다. 이때, 완만한 경사의 측벽 프로파일(profile)에 의해 충분한 이온 타격(ion bombardment)이 폴리실리콘막 스페이서(25a)의 끝 부분에 전달되어 종래 경우와 달리 취약 부위가 발생하지 않게 된다.
계속하여, 도 2E에 도시된 바와 같이 희생 산화막(13)을 습식 식각 방식으로 제거한다
상기한 바와 같이 본 발명은 종래의 공정 단계를 크게 변경시키지 않으면서 측벽 스페이서의 첨점을 발생시키지 않는 실린더형 전하저장 전극을 형성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같이 본 발명은 종래의 공정 단계를 크게 변경시키지 않으면서 측벽 스페이서의 끝 부분에서 취약 부위가 발생되지 않는 실린더형 전하저장 전극을 형성할 수 있다. 또한, 취약 부위를 방지함으로써 반도체 장치의 신뢰도 및 제조 수율의 향상을 기대할 수 있다.
도 1A 내지 도 1E는 종래 기술에 따른 실린더형 전하저장 전극 형성 공정도.
도 2A 내지 도 2E는 본 발명의 일실시예에 따른 실린더형 전하저장 전극 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 층간 절연막
22,25 : 폴리실리콘막 23 : 희생 산화막
24 : 포토레지스트 패턴 25a : 폴리실리콘막 스페이서

Claims (4)

  1. 소정의 하부층이 형성된 기판 상에 전하저장 전극용 제1 폴리실리콘막 및 희생 산화막을 차례로 형성하는 단계;
    전하저장 전극 형성 영역을 정의하기 위한 식각 마스크를 사용하여 상기 희생 산화막 및 상기 제1 폴리실리콘막을 선택적으로 건식 식각하되, 식각된 상기 희생 산화막 및 상기 제1 폴리실리콘막의 측벽과 상기 기판이 이루는 경사각이 85°를 넘지 않도록 하는 단계;
    상기 희생 산화막 및 상기 제1 폴리실리콘막이 선택적으로 건식 식각된 전체구조 표면을 따라 전하저장 전극용 제2 폴리실리콘막을 형성하는 단계;
    상기 제2 폴리실리콘막을 전면 식각하여 상기 희생 산화막 및 상기 제1 폴리실리콘막의 측벽 부위에 폴리실리콘막 스페이서를 형성하는 단계; 및
    상기 희생 산화막을 제거하는 단계
    를 포함하는 반도체 장치의 실린더형 전하저장 전극 형성방법.
  2. 제 1항에 있어서,
    상기 희생 산화막은 CF계 가스를 주 식각제로 사용하여 건식 식각하는 것을 특징으로 하는 반도체 장치의 실린더형 전하저장 전극 형성방법.
  3. 제2항에 있어서,
    상기 희생 산화막은 상기 주 식각제 외에 Ar 가스를 더 사용하여 건식 식각하는 것을 특징으로 하는 반도체 장치의 실린더형 전하저장 전극 형성방법.
  4. 제2항 또는 제3항에 있어서,
    상기 CF계 가스는 CF4, CHF3, CH2F2, CH3F, C2F6, C3H 및 C4F8 가스 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 실린더형 전하저장 전극 형성방법.
KR1019970027878A 1997-06-26 1997-06-26 반도체장치의실린더형전하저장전극형성방법 KR100482739B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970027878A KR100482739B1 (ko) 1997-06-26 1997-06-26 반도체장치의실린더형전하저장전극형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970027878A KR100482739B1 (ko) 1997-06-26 1997-06-26 반도체장치의실린더형전하저장전극형성방법

Publications (2)

Publication Number Publication Date
KR19990003915A KR19990003915A (ko) 1999-01-15
KR100482739B1 true KR100482739B1 (ko) 2006-05-12

Family

ID=37181297

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970027878A KR100482739B1 (ko) 1997-06-26 1997-06-26 반도체장치의실린더형전하저장전극형성방법

Country Status (1)

Country Link
KR (1) KR100482739B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100557646B1 (ko) * 1999-12-31 2006-03-10 주식회사 하이닉스반도체 반도체소자의 저장전극 형성방법
KR100466982B1 (ko) * 2002-03-11 2005-01-24 삼성전자주식회사 캐패시터를 갖는 반도체 장치 및 그 제조방법

Also Published As

Publication number Publication date
KR19990003915A (ko) 1999-01-15

Similar Documents

Publication Publication Date Title
JP2001217201A (ja) 半導体集積回路の自己整列コンタクト構造体形成方法
KR19990079780A (ko) 디램 셀 커패시터 및 그의 제조 방법
KR100482739B1 (ko) 반도체장치의실린더형전하저장전극형성방법
KR100402249B1 (ko) 반도체장치제조방법
KR100292941B1 (ko) 디램셀커패시터의제조방법
KR100207466B1 (ko) 반도체 장치의 커패시터 제조방법
KR100532980B1 (ko) 커패시터 형성방법
KR0165419B1 (ko) 스페이서를 채용한 원통형 커패시터 제조방법
KR100399963B1 (ko) 반도체 장치의 전하저장전극 형성방법
KR100875658B1 (ko) 반도체소자 제조방법
KR100318430B1 (ko) 반도체 소자의 실린더형 전하저장 전극 형성방법
KR100490656B1 (ko) 반도체장치의커패시터전하저장전극형성방법
KR100342828B1 (ko) 반도체 소자의 전하저장 전극 형성 방법
KR100557956B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100240588B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100537195B1 (ko) 반도체 메모리장치의 커패시터 제조방법
KR100329743B1 (ko) 실린더형 하부전극 형성 방법
KR100324934B1 (ko) 반도체 메모리 소자의 제조방법
KR20060004508A (ko) 커패시터 제조 방법
KR20010063707A (ko) 반도체 소자의 캐패시터 제조 방법
KR100196525B1 (ko) 반도체 장치 제조 방법
KR20030002753A (ko) 캐패시터의 스토러지 노드 전극 형성 방법
KR19990005486A (ko) 반도체 장치의 캐패시터 제조방법
KR980011873A (ko) 반도체 소자의 작은 콘택홀 형성방법
KR19980057103A (ko) 반도체 장치의 전하저장 전극 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee