KR19990079780A - 디램 셀 커패시터 및 그의 제조 방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 155
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 66
- 239000004065 semiconductor Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000002344 surface layer Substances 0.000 claims abstract description 12
- 229920000642 polymer Polymers 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 28
- 229920005591 polysilicon Polymers 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 10
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000004380 ashing Methods 0.000 claims description 2
- 238000011109 contamination Methods 0.000 abstract description 5
- 125000006850 spacer group Chemical group 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
본 발명은 DRAM 셀 커패시터 및 그의 제조 방법에 관한 것으로, OCS 구조의 커패시터 노드 표면에 HSG막을 갖는 DRAM 셀 커패시터 제조 방법은, 반도체 기판상에 형성된 제 1 절연막을 뚫고 상기 반도체 기판과 전기적으로 연결 되도록 콘택 플러그가 형성되고, 상기 콘택 플러그를 포함하는 상기 제 1 절연막상에 제 2 절연막 및 제 3 절연막이 차례로 형성된다. 상기 제 3 절연막과 제 2 절연막을 차례로 식각하여 상기 콘택 플러그의 표면 및 상기 콘택 플러그 양측에 있는 제 1 절연막의 일부 표면이 노출되는 오프닝이 형성되고, 상기 오프닝을 포함하여 상기 제 3 절연막상에 소정의 두께를 갖는 커패시터 노드 형성용 도전막이 형성된다. 상기 오프닝을 포함하여 상기 도전막상에 상기 도전막이 폴리머에 의해 오염되는 것을 방지하기 위해 제 4 절연막이 형성되고, 상기 오프닝 양측에 있는 제 3 절연막의 상부 표면이 노출되도록 상기 제 4 절연막과 상기 도전막이 차례로 평탄화 식각되어 커패시터 노드가 형성된다. 상기 오프닝내에 있는 제 4절연막과 상기 오프닝 양측에 있는 제 3 절연막이 제거되고, 노출된 상기 커패시터 노드 표면에 거친 표면층이 형성된다. 이와 같은 DRAM 셀 커패시터 및 그의 제조 방법에 의해서, 공정이 안정적으로 유지될 수 있고, 커패시터 노드의 측벽 두께가 균일하게 형성될 수 있어, 커패시터 노드가 쓰러지거나 HSG 형성시 커패시터 노드가 깨지는 것이 방지될 수 있고, 커패시터 노드 표면의 오염이 것이 방지될 수 있고, 기존 단순 Stack 구조의 커패시터 노드 보다 상대적으로 4배 더 큰 커패시터 유효면적이 확보될 수 있다.
Description
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 DRAM 셀 커패시터 및 그의 제조 방법에 관한 것이다.
DRAM 장치가 고집적화 됨에 따라, 메모리 셀 어레이 영역의 면적이 감소하게 된다. 이에 따라, 상기 셀 어레이 영역내에서 DRAM 셀 커패시터가 차지 할 수 있는 X축, Y축 방향으로의 면적이 감소하게 되고, 커패시터의 크기 또한 X축, Y축 방향으로 감소하게 된다. X축, Y축 방향으로의 커패시터 크기의 감소는 커패시턴스의 감소를 발생 시킨다. DRAM 장치의 메모리 저장에 사용되는 커패시터의 커패시턴스는 일정 값으로 계속 유지 되어야 함으로 상기 감소된 만큼의 커패시턴스는 보상 되어야 한다.
따라서, 상기 커패시턴스를 보상하기 위해 많은 DRAM 셀 커패시터 제조 방법이 제안 되었는데, 그 중 하나의 커패시터 제조 방법이 커패시터 노드의 높이, 즉 Z축 방향으로의 커패시터 노드 크기를 증가 시켜 커패시터의 유효면적을 증가 시키는 것이고, 다른 하나는 Ta2O5, BST등의 고유전막을 사용하는 것이다. 그러나 전자의 경우는, 커패시터 노드의 높이가 10kÅ 이상 일 때, 상기 커패시터 노드의 형성을 위해 10kÅ 이상의 두께를 갖는 커패시터 노드 폴리를 페터닝해야 하는 어려움이 있고, 후자의 경우는 기존의 공정에 많은 변화를 초래할 뿐만 아니라, 상기 고유전막을 신뢰할 수 없는 문제점이 발생된다.
그래서 상기 문제점이 배제되면서 감소된 커페시턴스를 보상하기 위해 제안된 방법들은 다음과 같다.
도 1a는 종래의 OCS(one cylinder stack)구조의 커패시터 노드를 보여주는 단면도이다.
도 1a를 참조하면, OCS(one cylinder stack)구조의 커패시터 노드는 Y 모양으로 형성되어 기존의 단순 stack 구조의 커패시터 노드 보다 상대적으로 2배 더 넓은 커패시터 유효면적이 확보된다. 따라서, 기존 Stack 구조의 커패시터 노드에서보다 상대적으로 2배 더 큰 커패시턴스가 확보될 수 있다.
도 1b는 종래의 Stack+HSG(hemispheral silicate glass)구조의 커패시터 노드를 보여주는 단면도이다.
도 1b를 참조하면, 상기 Stack+HSG 구조의 커패시터 노드는 표면층에 HSG막을 포함하기 때문에, 기존 단순 stack 구조의 커패시터 노드 보다 상대적으로 2배 더 넓은 커패시터 유효면적을 확보할 수 있다. 그래서 Stack+HSG 구조의 커패시터 노드는 기존 stack 구조의 커패시터 노드에서 보다 상대적으로 2배 더 큰 커패시턴스를 확보할 수 있다.
그러므로, OCS+HSG 구조의 커패시터 노드가 형성되면, 기존의 단순 Stack 구조의 커패시터 노드 보다 상대적으로 4 배 더 넓은 커패시터 유효면적이 확보될 수 있기 때문에, 셀 트랜지스터의 정전 용량이 기존 Stack 구조의 커패시터 노드에서 보다 상대적으로 4배 더 크게 될 수 있을 것이다.
그러나, 종래의 OCS구조의 커패시터 노드 표면에 HSG를 형성하는 데에는 몇가지 문제점이 발생된다.
도 2a 내지 2d는 종래의 OCS구조의 커패시터 노드의 제조 공정을 순차적으로 보여주는 단면도이다.
도 2a를 참조하면, 반도체 기판(10)내에 활성영역과 비활성영역을 정의하여 소자 격리영역(12)이 반도체 기판(10)내에 형성된다. 상기 반도체 기판(10)상에 게이트 산화막을 사이에 두고 게이트 전극(14)이 형성되고, 상기 게이트 전극(14)의 양측에 있는 반도체 기판(10)내에 소오스/드래인 활성영역(16)이 형성된다.
상기 게이트 전극(14)을 포함하여 반도체 기판(10)상에 절연막(18)이 형성되고, 상기 소오스/드래인 활성영역(16)의 상부 표면이 노출되도록 상기 절연막(18)이 식각되어 콘택 홀(19)이 형성된다. 상기 콘택 홀(19)이 채워지도록 상기 콘택 홀(19)을 포함하여 상기 절연막(18)상에 커패시터 노드 형성용 폴리실리콘막(20)이 형성된다.
상기 커패시터 형성용 폴리실리콘막(20)상에 포토레지스트막이 도포, 노광, 현상되어 포토레지스트막 패턴(22)이 형성되고, 상기 포토레지스트막 패턴(22)을 포함하여 상기 커패시터 폴리실리콘막(20)상에 2500Å의 두께를 갖는 저온 산화막(24)이 형성된다.
도 2b를 참조하면, 상기 저온 산화막(24)을 건식식각 공정으로 식각되어, 상기 포토레지스트막 패턴(22)의 양 측벽에 스페이서(24a)가 형성된다. 상기 스페이서(24a)와 포토래지트막 패턴(22)이 마스크로 사용되어 상기 스페이서(24a) 양측에 있는 커패시터 노드 형성용 폴리실리콘막(20)이 반 이상 식각된다. 이 경우 상기 식각 공정의 정지는 시간에 의존한다.
도 2c를 참조하면, 상기 커패시터 노드 형성용 폴리실리콘막(20)상에 형성된 포토레지스트막 패턴(22)이 제거되고, 상기 스페이서(24a)가 마스크로 사용되어 폴리실리콘막 에치백 공정이 수행된다.
도 2d를 참조하면, 상기 스페이서(24a)가 제거되고 커패시터 노드(20a)가 형성된다
이와 같은 OCS 구조의 커패시터 노드를 갖는 DRAM 셀 커패시터 및 그의 제조 방법에서는, 상기 폴리 실리콘막이 식각되는 공정이 시간에 의존하는 시간 식각(time etching)공정이므로 공정이 안정적으로 유지될 수 없다. 상기 폴리 에치백 공정에서 발생되는 폴리머에 의해 커패시터 노드가 오염되고, 이는 후속 공정에서 유전막의 두께에 영향을 주고, 유전막의 신뢰도에도 악영향을 미치게 된다. 또한, 상기 스페이서를 마스크로 사용하여 형성된 커패시터 노드 상부는 1000Å 정도로 두께가 얇기 때문에, 후속 세정 공정에서 넘어지는 문제점과 HSG 형성 공정에서 커패시터 노드가 깨지는 문제점을 발생시킨다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 공정이 안정적으로 유지될 수 있고, 폴리 에치백시 발생되는 폴리머에 의해 커패시터 노드가 오염되는 것이 방지될 수 있고, 세정 공정에서 커패시터 노드가 쓰러지는 것이 방지될 수 있고, HSG 형성시, 커패시터 노드가 깨지는 것이 방지될 수 있고, 기존 단순 stack 구조의 커패시터 노드 보다 상대적으로 4 배 더 큰 커패시터 유효면적이 확보될 수 있는 DRAM 셀 커패시터 및 그의 제조 방법을 제공하는 데 그 목적이 있다.
도 1a는 OCS 구조의 커패시터 노드를 보여주는 단면도;
도 1b는 Stack+HSG 구조의 커패시터 노드를 보여주는 단면도;
도 2a 내지 도 2d는 종래의 DRAM 셀 커패시터의 제조공정을 순차적으로 보여주는 흐름도;
도 3a 내지 도 3i는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제조공정을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102 : 소자 격리영역
16, 106 : 소오스/드래인 활성영역 14, 104 : 게이트 전극
20, 112, 120 : 폴리 실리콘막 22 : 포토레지스트
24 : 저온 산화막 114a : 실리콘 질화막
114b : HTO막 116 : PECVD 산화막
(구성)
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, DRAM 셀 커패시터의 제조 방법은, 반도체 기판상에 형성된 제 1 절연막을 뚫고 상기 반도체 기판과 전기적으로 연결 되도록 콘택 플러그를 형성하는 공정과; 상기 콘택 플러그를 포함하는 상기 제 1 절연막상에 제 2 절연막 및 제 3 절연막을 차례로 형성하는 공정과; 상기 제 3 절연막과 제 2 절연막을 차례로 식각하여 상기 콘택 플러그의 표면 및 상기 콘택 플러그 양측에 있는 제 1 절연막의 일부 표면이 노출되는 오프닝을 형성하는 공정과; 상기 오프닝을 포함하여 상기 제 3 절연막상에 커패시터 노드 형성용 도전막을 소정의 두께를 갖도록 형성하는 공정과; 상기 오프닝을 포함하여 상기 도전막상에 상기 도전막이 폴리머에 의해 오염되는 것을 방지하기 위한 제 4 절연막을 형성하는 공정과; 상기 오프닝 양측에 있는 제 3 절연막의 상부 표면이 노출되도록 상기 제 4 절연막과 상기 도전막을 차례로 평탄화 식각하여 커패시터 노드를 형성하는 공정을 포함한다.
이 특징의 바람직한 실시예에 있어서, DRAM 셀 커패시터 제조 방법은, 상기 커패시터 노드 형성 후, 상기 오프닝내에 있는 제 4 절연막을 제거하는 공정과; 상기 커패시터 노드 양측에 있는 제 3 절연막을 제거하는 공정과; 상기 커패시터 노드의 표면에 거친 표면층을 형성하는 공정을 더 포함한다.
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, DRAM 셀 커패시터 제조 방법은, 반도체 기판상에 형성된 제 1 절연막을 뚫고 상기 반도체 기판과 전기적으로 연결 되도록 콘택 플러그를 형성하는 공정과; 상기 콘택 플러그를 포함하는 상기 제 1 절연막상에 제 2 절연막 및 제 3 절연막을 차례로 형성하는 공정과; 상기 제 3 절연막과 제 2 절연막을 차례로 식각하여 상기 콘택 플러그의 표면 및 상기 콘택 플러그 양측에 있는 제 1 절연막의 일부 표면이 노출되는 오프닝을 형성하는 공정과; 상기 오프닝의 양측벽 및 저부에 소정의 두께를 갖는 도전막을 형성하여 커페시터 노드를 형성하는 공정과; 상기 오프닝 양측에 있는 제 3 절연막을 제거하는 공정을 포함한다.
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, DRAM 셀 커패시터는, 반도체 기판상에 형성된 제 1 절연막을 뚫고 반도체 기판과 전기적으로 연결되도록 상기 제 1 절연막상에 Y자 모양으로 형성된 커패시터 노드와; 상기 노출된 커패시터 노드보다 상대적으로 낮은 높이를 갖고, 상기 노출된 커패시터 노드 양측에 있는 제 1 절연막상에 커패시터 노드를 지지하도록 형성된 제 2 절연막과; 상기 노출된 커패시터 노드의 표면상에 형성된 거친 표면층을 포함한다.
도 3e 및 도 3i를 참조하면, 본발명의 실시예에 따른 신규한 반도체 장치 및 그의 제조 방법은, 상기 제 3 절연막과 제 2 절연막을 차례로 식각하여 상기 콘택 플러그의 표면 및 상기 콘택 플러그 양측에 있는 제 1 절연막의 일부 표면이 노출되는 오프닝이 형성되고, 상기 오프닝의 양측벽과 저부에 소정의 두께를 갖는 도전막이 형성되어 거패시터 노드가 형성된다. 상기 오프닝 양측의 제 3 절연막이 제거되고, 노출된 상기 커패시터 노드 표면에 거친 표면층이 형성된다. 이와 같은 DRAM 셀 커패시터 및 그의 제조 방법에 의해서, 공정이 안정적으로 유지 될 수 있고, 커패시터 노드의 측벽 두께가 균일하게 형성될 수 있어, 커패시터 노드가 쓰러지거나 HSG 형성시 커패시터 노드가 깨지는 것이 방지될 수 있고, 커패시터 노드 표면이 오염되는 것이 방지 될 수 있고, 기존 단순 Stack 구조의 커패시터 노드보다 상대적으로 4 배 더 큰 커패시터 유효면적이 확보될 수 있다
(실시예)
이하, 도 3a 내지 도 3i를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3a 내지 도 3i는 본 발명에 따른 DRAM 셀 커패시터 노드의 제조 방법을 순차적으로 나타내는 흐름도이다.
도 3a를 참조하면, 본 발명의 실시예에 따른 DRAM 셀 커패시터 제조 방법은, 먼저, 반도체 기판(100)상에 활성영역과 비활성영역을 정의하여 소자 격리영역(102)이 형성되고, 상기 활성영역에 셀 트렌지스터가 형성된다.
상기 셀 트랜지스터는, 상기 반도체 기판상에 게이트 산화막을 사이에 두고 형성된 게이트 전극(104)과 상기 게이트 전극(104)의 양측에 있는 반도체 기판(100)내에 형성된 소오스/드래인 확산층(106)을 포함한다.
상기 셀 트렌지스터를 포함하여 반도체 기판(100)상에 제 1 절연막인 산화막(108)이 형성된다. 상기 셀 트랜지스터의 소오스/드래인 확산층(106)이 노출되도록 상기 산화막(108)이 식각되어 콘택 홀(contact hole)(110)이 형성된다. 상기 콘택 홀(110)이 채워지도록 상기 콘택 홀(110)을 포함하여 상기 산화막(108)상에 폴리실리콘막(112)이 형성된다. 이로써, 콘택 플러그(112a)가 형성된다. 이 경우, 상기 폴리실리콘막(112)에는 접촉저항을 줄이기 위해 불순물이 고농도로 도핑되어 있고, 상기 폴리실리콘막(112)의 형성은 CVD 공정으로 수행된다.
도 3b를 참조하면, 상기 콘택 플러그(112a) 양측에 있는 상기 산화막(108)의 표면이 노출 되도록 상기 산화막(108)상의 불필요한 폴리실리콘막(112)이 에치백 공정으로 제거된다. 이 경우, 상기 에치백 공정에는 C, F가 함유된 CF4, C2F6, C3F8, CH2F2, CH3F, CHF3, SF6등과 같은 가스가 사용된다.
도 3c를 참조하면, 상기 산화막(108)상에 제 2 절연막(114)인, 질화막(114a) 과 HTO막(114b), 그리고 제 3 절연막인 제 1 PECVD 산화막(116)이 차례로 형성된다. 상기 제 1 PECVD 산화막(116)막 식각시, 상기 산화막(108)이 식각 손상을 입는 것을 방지하기 위해 상기 산화막(108)상에 질화막(114a)이 70Å 두께를 갖도록 형성되고, 상기 질화막(114a)상에 HTO막(114b)이 500Å - 1500Å 범위의 두께로 형성된다. 이는 상기 질화막(114a)과 상기 제 1 PECVD 산화막(114b)이 식각 정지막으로 작용하기 때문이다. 상기 HTO막(114b)은, 후속 HSG 형성 공정에서 선택적으로 커패시터 노드(120a)의 표면상에 HSG가 형성되는 것을 가능하게 한다. 이는 HSG가 상기 HTO막(114b)상에 형성 되더라도 쉽게 제거되기 때문이다. 또한, 후속 세정 공정시, 상기 질화막(114a)과 상기 HTO막(114b)은 커패시터 노드(120a)의 지지대로 작용하게 되어 커패시터 노드(120a)가 쓰러지는 것을 방지한다.
상기 HTO막(114b)상에 제 3 절연막인 제 1 PECVD 산화막(116)이 5000Å의 두께를 갖도록 형성된다.
도 3d를 참조하면, 커패시터 노드(120a)가 형성될 영역을 확보하기 위해 상기 콘택 플러그(112a)와 상기 콘택 플러그(112a)의 양측에 있는 산화막(108)의 일부가 노출되도록 상기 제 1 PECVD 산화막(116), 상기 HTO막(114b), 그리고 상기 질화막(114a)이 차례로 식각되어 오프닝(118)이 형성된다. 이 경우 상기 식각 공정은 잘 알려진 건식 식각 기술로 수행된다.
도 3e를 참조하면, 상기 오픈닝(118)을 포함하여 상기 제 1 PECVD 산화막(116)상에 커패시터 노드 형성용 폴리실리콘막(120)이 형성된다. 이 경우 상기 폴리 실리콘막(120)의 두께는, 200Å - 2000Å 범위를 갖되, 상기 오프닝(118) 직경의 1/2 이하로 형성된다.
도 3f를 참조하면, 상기 오프닝(118)을 포함하여 폴리실리콘막(120)상에 제 4 절연막인 포토레지스트막(122)이나 SOG막(122)이 100Å - 10000Å두께를 갖도록 형성된다. 이로 인해, 후속 상기 폴리실리콘막(120) 식각 공정에서 발생되는 폴리머에 의해 커패시터 노드(120a)로 형성될 폴리실리콘막(120)이 오염되는 것이 방지된다. 상기 제 4 절연막(122)이 2 종류의 막중 어느 막인 가에 따라 후속 공정이 바뀌게 된다.
도 3g 와 도 3h를 참조하면, 제 4 절연막이 포토레지스트막(122)이 형성될 경우, 상기 폴리실리콘막(120)과 폴리레지스트막(122)의 식각선택비를 1 : 1로 하여, 상기 오프닝(118) 양측에 있는 상기 폴리실리콘막(120)과 상기 포토레지스트막(122)이 동시에 드라이 에치백 공정으로 식각된다. 이로써 커패시터 노드(120a)가 형성되고, 이 경우 상기 오프닝(118)내에 남겨진 포토레지스트막(122)이 폴리실리콘막(120) 식각시 발생되는 폴리머에 의해 커패시터 노드가 오염 되는 것을 방지한다.
상기 오프닝(118)내에 남겨진 포토레지스트막(122)은 아싱(ashing) 공정으로 제거된다. 그리고 상기 HTO 막(114b)상에 있는 상기 제 1 PECVD 산화막(116)은 BOE를 사용하는 습식 식각 공정으로 제거된다. 제 4 절연막이 SOG막(116)으로 형성될 경우, 상기 폴리실리콘막(120)과 SOG막(122)의 식각선택비를 1 : 1로 하여, 상기 오프닝(118) 양측에 있는 상기 폴리실리콘막(120)과 상기 SOG막(122)이 동시에 드라이 에치백 공정으로 식각된다. 이로써 커패시터 노드(120a)가 형성되고, 상기 오프닝(118)내에 남겨진 SOG막(122)과 상기 HTO 막(114b)상에 있는 상기 제 1 PECVD 산화막(116)은 BOE를 사용하는 습식 식각 공정이나 드라이 에칭으로 제거된다.
그리고 상기 커패시터 노드(120a) 양측의 상기 산화막(108)상에 남겨진 질화막(114a)과 HTO막(114b)은 노출된 커패시터 노드(120a)의 지지대 역할을 한다.
도 3i를 참조하면, 노출된 상기 커패시터 노드(120a) 표면에 잘 알려진 공정에 의해 표면적을 넓히기 위한 거친 표면층, 즉 HSG막(124)이 형성된다. 이로 인해, 단순 Stack 구조의 커패시터 노드 보다 상대적으로 4 배 더 큰 유효표면적이 확보된다.
도 3i를 참조하면, DRAM 셀 커패시터는, 제 1 절연막(114), 제 2 절연막(116), 셀 트랜지스터, 그리고 커패시터 노드(120a)를 포함한다.
반도체 기판(100)상에 활성 영역과 비활성 영역을 정의 하여 소자 격리 영역(102)이 형성되고, 상기 활성 영역에 셀 트렌지스터가 형성된다. 상기 셀 트랜지스터는, 상기 반도체 기판(100)상에 게이트 산화막을 사이에 두고 형성된 게이트 전극(104)과 상기 게이트 전극(104) 양측의 반도체 기판(100)내에 형성된 소오스/드래인 확산층(106)을 포함한다.
상기 셀 트렌지스터를 포함하여 반도체 기판(100)상에 제 1 절연막(108)인 산화막이 형성된다. 상기 산화막(108)을 뚫고 상기 셀 트랜지스터의 소오스/드래인 확산층(106)과 전기적으로 연결 되도록 Y 자형 커패시터 노드(120a)가 상기 제 1 절연막(108)상에 형성된다.
상기 커패시터 노드(120a)의 노출된 표면에 거친 표면층을 형성하기 위한 HSG막(124)을 포함하는 폴리실리콘막이고, 200Å - 2000Å 범위의 두께를 갖는다.
상기 제 2 절연막(114)은 상기 커패시터 노드의 양측 제 1 절연막(108)상에 형성되고, 상기 제 2 절연막(114)은 약 70Å의 질화막(114a)과 500Å - 1500 Å 범위의 두께를 갖는 HTO막(114b)이 차례로 적층되어 구성된다. 상기 제 2 절연막(114)은 커패시터 노드를 지지대로서 작용한다.
본 발명은 종래의 DRAM 셀 커패시터의 시간에 의존하는 폴리실리콘막의 식각 공정으로 인해 공정이 불 안정한 문제점과, 폴리실리콘막 에치 백시 발생되는 폴리머에 의해 커패시터 노드가 오염되는 문제점과 커패시터 노드의 두께가 불균일하여 세정시 커패시터 노드가 쓰러지는 문제점과, HSG 형성시 커패시터 노드가 깨지는 문제점 해결한 것으로써, 시간에 의존하는 폴리실리콘막의 식각 공정이 배재되어 공정이 안정적으로 수행될 수 있고, 폴리머의 오염을 방지 하는 절연막이 형성되어 커패시터 노드가 오염되는 것이 방지될 수 있고, 커패시터 노드의 측벽이 균일한 두께로 형성되어 커패시터 노드의 쓰러짐과 HSG 형성시 커패시터 노드의 깨짐이 방지될 수 있고, 기존 단순 stack 구조의 커패시터 노드 보다 상대적으로 4 배 더 큰 커패시터 유효면적이 확보될 수 있는 효과가 있다.
Claims (31)
- 반도체 기판(100)상에 형성된 제 1 절연막(108)을 뚫고 상기 반도체 기판(100)과 전기적으로 연결 되도록 콘택 플러그(112a)를 형성하는 공정과;상기 콘택 플러그(112a)를 포함하는 상기 제 1 절연막(108)상에 제 2 절연막(114) 및 제 3 절연막(116)을 차례로 형성하는 공정과;상기 제 3 절연막(116)과 제 2 절연막(114)을 차례로 식각하여 상기 콘택 플러그(112)의 표면 및 상기 콘택 플러그(112a) 양측에 있는 제 1 절연막(108)의 일부 표면이 노출되는 오프닝(118)을 형성하는 공정과;상기 오프닝(118)을 포함하여 상기 제 3 절연막(116)상에 소정의 두께를 갖는 커패시터 노드 형성용 도전막(120)을 형성하는 공정과;상기 오프닝(118)을 포함하여 상기 도전막(120)상에 상기 도전막(120)이 폴리머에 의해 오염되는 것을 방지하기 위한 제 4 절연막(122)을 형성하는 공정과;상기 오프닝(118) 양측에 있는 상기 제 3 절연막(116)의 상부 표면이 노출 되도록 제 4 절연막(122)과 상기 도전막(120)을 차례로 평탄화 식각하여 커패시터 노드(120a)를 형성하는 공정을 포함하는 DRAM 셀 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 2 절연막(114)은 질화막(114a)과 HTO막(114b)이 차례로 적층되어 형성된 다층막인 DRAM 셀 커패시터 제조방법.
- 제 2 항에 있어서,상기 질화막(114a)은 70Å 두께를 갖도록 형성되는 DRAM 셀 커패시터 제조방법.
- 제 2 항에 있어서,상기 HTO막(114b)은 500Å - 1500Å 범위의 두께를 갖도록 형성되는 DRAM 셀 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 2 절연막(114)은, 상기 제 3 절연막(116) 식각시, 식각 정지막으로 작용하는 DRAM 셀 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 2 절연막(114)은 커패시터 노드(120a)를 지지하는 작용을 하는 DRAM 셀 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 3 절연막(116)은 PECVD 산화막인 DRAM 셀 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 3 절연막(116)은 약 5000Å 두께를 갖도록 형성되는 DRAM 셀 커패시터 제조방법.
- 제 1 항에 있어서,상기 도전막(120)은 폴리실리콘막으로 형성되는 DRAM 셀 커패시터 제조방법.
- 제 1 항에 있어서,상기 도전막(120)은 200Å - 2000Å 범위의 두께를 갖도록 형성되는 DRAM 셀 커패시터 제조방법.
- 제 1 항 있어서,상기 제 4 절연막(122)은 100Å - 10000Å 범위의 두께를 갖도록 형성되는 DRAM 셀 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 4 절연막(122)은 SOG 산화막 및 포토레지스트막 중 어느 하나로 형성되는 DRAM 셀 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 4 절연막(122)과 도전막(120)을 차례로 평탄화 식각하는 것은, 상기 제 4 절연막(122)과 상기 도전막(122)의 식각 선택비를 1 : 1 로 하여 건식 식각 공정으로 수행되는 DRAM 셀 커패시터 제조방법.
- 제 13 항에 있어서,상기 제 4 절연막(122)은 포토레지스트막 및 SOG막 중 어느 한 막인 DRAM 셀 커패시터 제조방법.
- 제 1 항에 있어서,상기 커패시터 노드(120a) 형성 후, 상기 오프닝(118) 내의 제 4 절연막(122)을 제거하는 공정과;상기 커패시터 노드(120a) 양측의 제 3 절연막(116)을 제거하는 공정과;상기 커패시터 노드(120a)의 표면에 거친 표면층(124)을 형성하는 공정을 더 포함하는 DRAM 셀 커패시터 제조방법.
- 제 15 항에 있어서,상기 제 4 절연막(122)은 포토레지스트막인 DRAM 셀 커패시터 제조방법.
- 제 15 항에 있어서,상기 제 4 절연막(122)의 제거는 드라이 아싱(ashing) 공정으로 수행되는 DRAM 셀 커패시터 제조방법.
- 제 15 항에 있어서,상기 제 3 절연막(116)의 제거는 BOE를 사용하는 습식 식각 공정으로 수행되는 DRAM 셀 커패시터 제조방법.
- 제 15 항에 있어서,상기 거친 표면층(124)은 HSG 막인 DRAM 셀 커패시터 제조방법.
- 제 1 항에 있어서,상기 커패시터 노드(120a) 형성 후, 오프닝(118) 내의 제 4 절연막(122)과 상기 커패시터 노드(120a) 양측의 제 3 절연막(116)을 동시에 제거하는 공정과;상기 커패시터 노드(120a)의 표면에 거친 표면층(124)을 형성하는 공정을 더 포함하는 DRAM 셀 커패시터 제조방법.
- 제 20 항에 있어서,상기 제 4 절연막(122)은 SOG 산화막인 DRAM 셀 커패시터 제조방법.
- 제 20 항에 있어서,상기 제 4 절연막(122)과 제 3 절연막(116)의 제거는 BOE를 사용하는 습식 식각 공정으로 수행되는 DRAM 셀 커패시터 제조방법.
- 반도체 기판(100)상에 형성된 제 1 절연막(108)을 뚫고 상기 반도체 기판(100)과 전기적으로 연결 되도록 콘택 플러그(112a)를 형성하는 공정과;상기 콘택 플러그(112a)를 포함하는 상기 제 1 절연막(108)상에 제 2 절연막(114) 및 제 3 절연막(116)을 차례로 형성하는 공정과;상기 제 3 절연막(116)과 제 2 절연막(114)을 차례로 식각하여 상기 콘택 플러그(112)의 표면 및 상기 콘택 플러그(112a) 양측에 있는 제 1 절연막(108)의 일부 표면이 노출되는 오프닝(118)을 형성하는 공정과;상기 오프닝(118)의 양측벽 및 저부에 소정의 두께를 갖는 도전막(120)을 형성하여 커페시터 노드를 형성하는 공정과;상기 오프닝(118) 양측에 있는 제 3 절연막(116)을 제거하는 공정을 포함하는 DRAM 셀 커패시터 제조방법.
- 제 23 항에 있어서,상기 커패시터 노드 형성 공정은, 상기 오프닝(118)을 포함하여 상기 도전막(120)상에 상기 도전막(120)이 폴리머에 의해 오염되는 것을 방지하기 위한 제 4 절연막(122)을 형성하는 공정과;상기 오프닝(118) 양측의 제 3 절연막(116)의 상부 표면이 노출 되도록 제 4 절연막(122)과 상기 도전막(120)을 차례로 평탄화 식각하는 공정과;상기 오프닝(118)내의 제 4 절연막(122)을 제거하는 공정을 포함하는 DRAM 셀 커패시터 제조방법.
- 반도체 기판(100)상에 형성된 제 1 절연막(108)을 뚫고 반도체 기판(100)과 전기적으로 연결되도록, 상기 제 1 절연막(108)상에 Y자 모양으로 형성된 커패시터 노드(120a)와;상기 노출된 커패시터 노드(120a)보다 상대적으로 낮은 높이를 갖고, 상기 노출된 커패시터 노드(120a) 양측의 제 1 절연막(108)상에 커패시터 노드(120a)를 지지하도록 형성된 제 2 절연막(114)과;상기 노출된 커패시터 노드(120a)의 표면상에 형성된 거친 표면층(124)을 포함하는 DRAM 셀 커패시터.
- 제 25 항에 있어서,상기 커패시터 노드(120a)는 폴리 실리콘막으로 형성되는 DRAM 셀 커패시터.
- 제 25 항에 있어서,상기 커패시터 노드(120a)의 두께는 200Å - 2000Å 범위인 DRAM 셀 커패시터.
- 제 25 항에 있어서,제 2 절연막(114)은 질화막(114a)과 HTO(114b)이 차례로 적층되어 형성된 DRAM 셀 커패시터.
- 제 28 항에 있어서,상기 질화막(114a)은 70Å의 두께를 갖도록 형성된 DRAM 셀 커패시터.
- 제 28 항에 있어서,상기 HTO(114b)은 500-1500Å의 두께를 갖도록 형성된 DRAM 셀 커패시터.
- 제 25 항에 있어서,상기 거친 표면층(124)은 HSG막인 DRAM 셀 커패시터.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019980012563A KR100270211B1 (ko) | 1998-04-09 | 1998-04-09 | 디램 셀 커패시터 및 그의 제조 방법 |
| TW087119255A TW388990B (en) | 1998-04-09 | 1998-11-20 | Capacitor structure and method for fabricating the same |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019980012563A KR100270211B1 (ko) | 1998-04-09 | 1998-04-09 | 디램 셀 커패시터 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990079780A true KR19990079780A (ko) | 1999-11-05 |
| KR100270211B1 KR100270211B1 (ko) | 2000-10-16 |
Family
ID=19536020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980012563A KR100270211B1 (ko) | 1998-04-09 | 1998-04-09 | 디램 셀 커패시터 및 그의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6214688B1 (ko) |
| JP (1) | JPH11345944A (ko) |
| KR (1) | KR100270211B1 (ko) |
| TW (1) | TW388990B (ko) |
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| KR100449030B1 (ko) * | 2002-01-24 | 2004-09-16 | 삼성전자주식회사 | 스택형 캐패시터 및 그의 제조방법 |
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| Publication number | Publication date |
|---|---|
| US6214688B1 (en) | 2001-04-10 |
| KR100270211B1 (ko) | 2000-10-16 |
| JPH11345944A (ja) | 1999-12-14 |
| TW388990B (en) | 2000-05-01 |
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