KR0175052B1 - 비트 라인 전극을 갖춘 반도체 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 비트 라인 전극을 갖춘 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 본 발명에서 비트 라인 전극은 그 연장 방향에서 그 상면 및 하면이 실질적으로 평탄하고, 상기 비트 라인 전극의 연장 방향에 직교하는 방향에서의 단면 형상이 실질적으로 사각형이고, 비트 라인 전극과 활성 영역을 접속시키는 콘택은 반도체 기판의 활성 영역에 접하는 활성 영역 접속부와, 상기 비트 라인 전극의 상면의 일부 및 측벽을 동시에 접하는 비트 라인 접속부와, 상기 비트 라인 전극의 상면보다 높이가 더 높은 상면을 갖춘다. 본 발명에 의하면, 단순한 공정에 의해 형성 가능하고, 사진 및 식각 공정에 있어서 그 한계까지 도달하지 않으면서, 정렬 마진 확보면에서 유리한 반도체 메모리 장치를 얻을 수 있다.
Description
제1도는 종래 기술에 의해 비트 라인 전극이 형성된 반도체 메모리 장치의 일부 레이아웃도이다.
제2도는 제1도의 A-A'선 단면도이다.
제3도는 종래의 다른 기술에 의해 비트 라인 전극이 형성된 반도체 메모리 장치의 일부 레이아웃도이다.
제4도는 제3도의 B-B'선 단면도이다.
제5도는 본 발명에 따라 비트 라인 전극이 형성된 반도체 메모리 장치의 일부 레이아웃도이다.
제6도는 제5도의 C-C'선 단면도이다.
제7도 내지 제9도는 본 발명에 따른 반도체 메모리 장치를 제조하는 방법을 설명하기 위한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
210 : 반도체 기판 212 : 활성 영역
224 : 콘택 216 : 활성 영역 접속부
218 : 비트 라인 접속부 220 : 상면
240 : 비트 라인 전극
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 특히 공정 단순화 및 얼라인 마진 확보면에서 유리한 비트 라인 전극을 갖춘 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
고집적 메모리 소자의 디자인 룰(Design Rule)은 1Mbit-급 DRAM(Dynamic Random Access Memory) 시대의 약 1㎛ 수준에서, Gbit-급 DRAM에서는 약 0.15㎛ 수준으로 작아지고 있다. 반도체 메모리 장치의 고집적화 및 대용량화에 따라 반도체 메모리 장치의 단위 셀 크기도 계속 줄어들고 있다.
반면에, 트랜지스터의 게이트 크기가 감소하는 비율에 비하여 사용되는 각 물질층의 두께는 같은 비율로 줄어들지 않으며, 반도체 메모리 장치의 집적도 증가에 의하여 같은 면적 내에 더 많은 소자를 포함하여야 하기 때문에 메모리 셀 영역의 수직 구조는 점점 더 복잡해진다. 특히, 집적도의 증가를 주도하는 반도체 메모리 장치인 DRAM의 경우 셀 크기의 축소에 따라 수직 구조가 극도로 복잡해지고, 커패시터의 유효 면적을 증가시키기 위하여 비트 라인을 형성한 후에 상기 커패시터를 형성하는 방법을 사용한다.
또한, 실리콘에 대한 전기적인 접촉부인 콘택 홀의 치수도 점차로 축소되고 있으며, 수직 방향으로는 3차원 캐패시터 구조 등을 사용함에 따라 종횡비(Aspect Ratio)도 점점 높아지는 경향을 보이고 있다. 이러한 콘택 홀 직경의 축소 및 높은 종횡비는 후속의 사진 식각 공정에 큰 부담이 되고 있다. 따라서, 사진 식각 공정을 정교하게 얼라인하여 진행하지 않으면 원하는 위치에 콘택 홀을 형성할 수 없다.
제1도 및 제2도는 종래 기술에 의해 비트 라인 전극이 형성된 반도체 메모리 장치를 도시한 것으로서, 제1도는 그 일부 레이아웃도이고, 제2도는 제1도의 A-A'선 단면도이다.
제1도 및 제2도를 참조하면, 종래의 일예에 따른 반도체 메모리 장치는 그 형성을 위하여 필드 산화막(14), 게이트 전극(도시 생략), 절연막(16)이 형성된 반도체 기판(10) 상의 활성 영역(12)에서 건식 식각에 의해 제1 콘택 홀(20)을 형성한다.
그 후, 폴리실리콘 막질의 도전층을 상기 제1 콘택 홀(20)에 오버랩되도록 약 2000∼4000Å의 두께로 적층한 후, 사진 식각 공정에 의해 패터닝하여 상기 제1 콘택 홀(20)과 연결되는 비트 라인용 랜딩 패드(24)를 형성한다.
그 후, 결과물 상에 절연막(26)을 적층하고, 상기 비트 라인용 랜딩 패드(24)상의 소정의 위치에서 사진 식각 공정에 의해 제2 콘택 홀(30)을 형성한다. 그 후, 상기 결과물상에 비트 라인 전극용 막질, 예를 들면 텅스텐 실리사이드를 적층하고, 사진 식각 공정에 의해 상기 제2 콘택 홀(30)을 통하여 상기 비트 라인용 랜딩 패드(24)와 연결되는 비트 라인 전극(40)을 형성하고, 그 위에 절연막(46)을 적층한다.
상기와 같은 구성을 가지는 종래의 반도체 메모리 장치에서는, 그 제조 공정이 복잡하고, 그에 따라 반도체 메모리 장치의 제작에 있어서 상당한 시간 및 코스트를 요하게 되며, 그 제조 공정시에 파티클 발생에 따른 문제가 발생하기 쉽다.
제3도 및 제4도는 종래의 다른 기술에 의해 비트 라인 전극이 형성된 반도체 메모리 장치를 도시한 것으로서, 제3도는 그 일부 레이아웃도이고, 제4도는 제3도의 B- B'선 단면도이다.
제3도 및 제4도를 참조하면, 종래의 다른 예에 따른 반도체 메모리장치는 그 형성을 위하여 필드 산화막(114), 게이트 전극(도시 생략), 절연막(116)이 형성된 반도체 기판(110) 상의 활성 영역(112)에서 사진 식각 공정에 의해 상기 활성 영역(112)과 비트 라인을 접속하기 위한 다이렉트 콘택 홀(120)을 형성한다.
그 후, 상기 결과물 상에 비트 라인 전극용 막질, 예를 들면 텅스텐 실리사이드를 적층하고, 사진 식각 공정에 의해 상기 다이렉트 콘택 홀(120)을 통하여 상기 활성 영역(112)과 연결되는 비트 라인 전극(140)을 형성하고, 그 위에 절연막(146)을 적층한다.
상기와 같은 구성을 가지는 종래의 반도체 메모리 장치에서는 다이렉트 콘택 홀 형성을 위한 건식 식각을 진행할 때, 식각해야 할 절연막의 깊이가 너무 깊어서 건식 식각의 한계까지 도달하게 되어, 절연막을 미처 다 걷어내기도 전에 식각이 중단되어 콘택 홀이 완전히 개구되지 않는 현상이 발생할 수 있다.
또한, 상기와 같이 구성된 비트 라인 전극은 다이렉트 콘택 홀 형성을 위한 사진 식각 공정에서 다이렉트 콘택 홀과 활성 영역과의 정렬 마진 및 비트 라인 전극과의 정렬 마진 확보를 위하여 최소한 작은 사이즈(약 0.3㎛ 이하)의 콘택 홀을 형성해야 하는 바, 이는 사진 기술의 한계에 의해 그 형성이 매우 어렵다.
따라서, 본 발명의 목적은 상술한 바와 같은 종래 기술에서의 문제점을 해결하고자 하는 것으로서, 단순한 공정에 의해 형성 가능하고, 사진 및 식각 공정에 있어서 그 한계까지 도달하지 않으면서, 정렬 마진 확보면에서 유리한 비트 라인 전극을 갖춘 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기한 바와 같은 비트 라인을 갖춘 반도체 메모리 장치를 제조하는 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에서 소정의 방향으로 연장되는 비트 라인 전극과, 상기 비트 라인 전극을 상기 반도체 기판의 활성 영역과 접속시키기 위한 콘택을 갖춘 반도체 메모리 장치에 있어서, 상기 비트 라인 전극은 그 연장 방향에서 그 상면 및 하면이 실질적으로 평탄하고, 상기 비트 라인 전극의 연장 방향에 직교하는 방향에서의 단면 형상이 실질적으로 사각형이고, 상기 콘택은 상기 반도체 기판의 활성 영역에 접하는 활성 영역 접속부와, 상기 비트 라인 전극의 상면의 일부 및 측벽을 동시에 접하는 비트 라인 접속부와, 상기 비트 라인 전극의 상면보다 높이가 더 높은 상면을 갖춘 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
바람직하게는, 상기 비트 라인 전극은 텅스텐 실리사이드로 형성되고, 상기 콘택은 폴리실리콘으로 형성된다.
상기 다른 목적을 달성하기 위하여 본 발명은, 활성 영역 및 소자 분리 영역이 한정되고, 트랜지스터가 형성된 반도체 기판상에 제1 층간 절연막을 적층하는 단계와, 상기 층간 절연막상에 비트 라인 전극 형성용 도전층을 증착하는 단계와, 상기 비트 라인 전극 형성용 도전층을 패터닝하여 비트 라인 전극을 형성하는 단계와, 상기 결과물 상에 상기 비트 라인 전극을 충분히 덮는 두께로 제2 층간 절연막을 적층하는 단계와, 상기 반도체 기판의 활성 영역과 상기 비트 라인 전극의 일부를 동시에 오픈시키는 콘택 홀을 형성하는 단계와, 상기 결과물상에 상기 콘택 홀 내부 및 상기 결과물 상면을 충분히 덮는 두께로 콘택 형성용 도전 물질을 증착하는 단계와, 상기 제2 층간 절연막의 상면을 식각 종말점으로 하여 그 상부에 있는 상기 도전 물질을 제거하는 단계와, 상기 결과물상 에 제3 층간 절연막을 적층하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법을 제공한다.
바람직하게는, 상기 콘택 홀을 형성하는 단계는 상기 반도체 기판의 활성 영역의 일부와 상기 비트 라인 전극의 일부를 동시에 포함하는 영역을 노출시키는 포토레지스트 패턴을 형 성하는 단계와, 상기 포토레지스트 패턴을 마스크로 하여 상기 비트 라인 전극의 상면의 일부가 노출될 때까지 상기 제2 층간 절연막을 식각하는 단계와, 상기 포토레지스트 패턴과 상기 비트 라인 전극의 노출된 상면을 식각 마스크로 하여 상기 제2 층간 절연막 및 제1 층간 절연막을 더 식각하여 상기 활성 영역의 일부를 노출시키는 콘택 홀을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계를 포함한다.
또한 바람직하게는, 상기 도전 물질을 제거하는 단계는 CMP(Chemical Mechanical Polishing) 공정 또는 플라즈마를 이용한 건식 식각 공정을 이용하여 행한다.
본 발명에 의하면, 단순한 공정에 의해 형성 가능하고, 사진 및 식각 공정에 있어서 그 한계까지 도달하지 않으면서, 정렬 마진 확보면에서 유리한 반도체 메모리 장치를 얻을 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
제5도 및 제6도는 본 발명에 따라 비트 라인 전극이 형성된 반도체 메모리 장치를 도시한 것으로서, 제5도는 그 일부 레이아웃도이고, 제6도는 제5도의 C-C'선 단면도이다.
제5도 및 제6도를 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치는 반도체 기판(210) 상에서 소정의 방향으로 연장되는 비트 라인 전극(240)과, 상기 비트 라인 전극(240)을 상기 반도체 기판(210)의 활성 영역(212)과 접속시키기 위한 콘택(224)을 갖추고 있다. 여기서, 상기 비트 라인 전극(240)은 텅스텐 실리사이드로 형성될 수 있고, 상기 콘택(224)은 폴리실리콘으로 형성될 수 있다.
상기 비트 라인 전극(240)은 그 연장 방향에서 그 상면 및 하면이 실질적으로 평탄하고, 상기 비트 라인 전극(240)의 연장 방향에 직교하는 방향에서의 단면 형상이 실질적으로 사각형이다. 또한, 상기 콘택(224)은 상기 반도체 기판(210)의 활성 영역(212)에 접하는 활성 영역 접속부(216)와, 상기 비트 라인 전극(240)의 상면의 일부 및 측벽을 동시에 접하는 비트 라인 접속부(218)와, 상기 비트 라인 전극의 상면보다 높이가 더 높은 상면(220)을 갖춘다.
다음에, 상기한 바와 같이 구성된 본 발명에 따른 반도체 메모리 장치를 제조하는 방법을 상세히 설명한다
제7도 내지 제9도는 본 발명에 따른 반도체 메모리 장치를 제조하는 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도이다
제7도를 참조하면, 활성 영역(312) 및 소자 분리 영역(314)이 한정되고, 트랜지스터(도시 생략)가 형성된 반도체 기판(310) 상에 CVD(Chemical Vapor Deposition)에 의해 예를 들면 산화막으로 이루어지는 제1 층간 절연막(316)을 적층한다 그 후, 상기 층간 절연막(316)상에 비트 라인 전극 형성용 도전층, 예를 들면 텅스텐 실리사이드를 증착하고, 상기 비트 라인 전극 형성용 도전층을 패터닝하여 비트 라인 전극(340)을 형성한다.
제8도를 참조하면, 상기 결과물상에 제2 층간 절연막(326)을 비트 라인 전극(340)을 충분히 덮는 두께, 예를 들면 500∼3000Å의 두께로 적층한다. 상기 제2 층간 절연막(326)은 열산화막으로 형성할 수 있다.
그 후, 상기 반도체 기판(310)의 활성 영역(312)과 상기 비트 라인 전극(340)의 일부를 동시에 오픈시키는 콘택 홀(322)을 형성한다.
이 때, 상기 콘택 홀(322)을 형성하기 위하여, 먼저 상기 반도체 기판(310)의 활성 영역(312)의 일부와 상기 비트 라인 전극(340)의 일부를 동시에 포함하는 영역을 노출시키는 포토레지스트 패턴(도시 생략)을 형성하고, 그 포토레지스트 패턴을 마스크로 하여 상기 비트 라인 전극(340)의 상면의 일부가 노출될 때까지 상기 제2 층간 절연막(326)을 식각한다.
상기 비트 라인 전극(340)의 상면의 일부가 노출되면, 상기 포토레지스트 패턴과 상기 비트 라인 전극(340)의 노출된 상면을 식각 마스크로 하여 상기 제2 층간 절연막(326) 및 제1 층간 절연막(316)을 더 식각하여 상기 활성 영역(312)의 일부를 노출시키는 콘택 홀(322)을 형성한다. 여기서, 상기 비트 라인 전극(340)의 하부에 있는 제1 층간 절연막(316) 부분은 식각 마스크로 작용하는 상기 비트 라인 전극(340)으로 인해 식각되지 않으므로, 상기 콘택 홀(322)은 제8도에 도시한 바와 같은 프로파일을 가지게 된다. 그 후, 상기 포토레지스트 패턴을 제거한다.
제9도를 참조하면, 상기 결과물상에 콘택 형성용 도전 물질, 예를 들면 폴리실리콘을 상기 콘택 홀 내부 및 상기 결과물 상면을 충분히 덮는 두께(2000∼6000Å)로 증착하고, 상기 제2 층간 절연막(326)의 상면을 식각 종말점으로 하여 그 상부에 있는 상기 도전 물질을 제거한다.
이 때, 상기 도전 물질을 제거하기 위하여, CMP(Chemical Mechanical Polishing) 공정 또는 플라즈마를 이용한 건식 식각 공정을 이용할 수 있다.
이로써, 상기 활성 영역 (312)과 비트 라인 전극(340)을 전기적으로 접속시키는 콘택(324)을 형성한다. 그 후, 상기 결과물 상에 제3 층간 절연막(346)을 적층한다.
상기한 바와 같이 형성된 본 발명에 따른 반도체 메모리 장치는 단순한 공정에 의해 형성 가능하고, 사진 및 식각 공정에 있어서 그 한계까지 도달하지 않으면서 정렬 마진 확보면에서 유리하게 된다.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
Claims (6)
- 반도체 기판 상에서 소정의 방향으로 연장되는 비트 라인 전극과 상기 비트 라인 전극을 상기 반도체 기판의 활성 영역과 접속시키기 위한 콘택을 갖춘 반도체 메모리 장치에 있어서, 상기 비트 라인 전극은 그 연장 방향에서 그 상면 및 하면이 실질적으로 평탄하고, 상기 비트 라인 전극의 연장 방향에 직교하는 방향에서의 단면 형상이 실질적으로 사각형이고, 상기 콘택은 상기 반도체 기판의 활성 영역에 접하는 활성 영역 접속부와, 상기 비트 라인 전극의 상면의 일부 및 측벽을 동시에 접하는 비트 라인 접속부와, 상기 비트 라인 전극의 상면보다 높이가 더 높은 상면을 갖춘 것을 특징으로 하는 반도체 메모리 장치
- 제1항에 있어서, 상기 비트 라인 전극은 텅스텐 실리사이드로 형성된 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 콘택은 폴리실리콘으로 형성된 것을 특징으로 하는 반도체 메모리 장치.
- 활성 영역 및 소자 분리 영역이 한정되고, 트랜지스터가 형성된 반도체 기판상에 제1 층간 절연막을 적층하는 단계와, 상기 층간 절연막 상에 비트 라인 전극 형성용 도전층을 증착하는 단계와, 상기 비트 라인 전극 형성용 도전층을 패터닝하여 비트 라인 전극을 형성 하는 단계와, 상기 결과물 상에 상기 비트 라인 전극을 충분히 덮는 두께로 제2층간 절연막을 적층하는 단계와, 상기 반도체 기판의 활성 영역과 상기 비트 라인 전극의 일부를 동시에 오픈시키는 콘택 홀을 형성하는 단계와, 상기 결과물 상에 상기 콘택 홀 내부 및 상기 결과물 상면을 충분히 덮는 두께로 콘택 형성용 도전 물질을 증착하는 단계와, 상기 제2 층간 절연막의 상면을 식각 종말점으로 하여 그 상부에 있는 상기 도전 물질을 제거하는 단계와, 상기 결과물상에 제3 층간 절연막을 적층하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제4항에 있어서, 상기 콘택 홀을 형성하는 단계는 상기 반도체 기판의 활성 영역의 일부와 상기 비트 라인 전극의 일부를 동시에 포함하는 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 하여 상기 비트 라인 전극의 상면의 일부가 노출될 때까지 상기 제2 층간 절연막을 식각하는 단계와, 상기 포토레지스트 패턴과 상기 비트 라인 전극의 노출된 상면을 식각 마스크로 하여 상기 제2 층간 절연막 및 제1 층간 절연막을 더 식각하여 상기 활성 영역의 노출시키는 콘택 홀을 형성하는 단계와, 상기 포토레지스턴트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제4항에 있어서, 상기 도전물질을 제거하는 단계는 CMP(Chemical Mechanical Polishing) 공정 또는 플라즈마를 이용한 건식 식각 공정을 이용하여 행하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
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| KR (1) | KR0175052B1 (ko) |
-
1996
- 1996-04-10 KR KR1019960010786A patent/KR0175052B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970072401A (ko) | 1997-11-07 |
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