KR100313957B1 - 커패시터 제조방법 - Google Patents
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Abstract
불량없이 커패시터를 높게 형성하여 커패시터의 정전용량을 증대시키기 위한 것으로, 이와 같은 목적을 달성하기 위한 커패시터 제조방법은 콘택플러그가 형성된 제 1 절연막상에 제 2 절연막과 제 3 절연막을 차례로 형성하는 공정, 상기 콘택플러그가 드러나도록 상기 제 2 절연막과 제 3 절연막에 제 1 콘택홀을 형성하는 공정, 상기 제 1 콘택홀 표면 및 상기 제 3 절연막상에 제 1 반도체층을 형성하는 공정, 상기 제 1 콘택홀내를 포함한 상기 제 1 반도체층상에 평탄화막을 형성하는 공정, 상기 제 3 절연막이 드러나도록 상기 평탄화막과 상기 제 1 반도체층을 차례로 에치백하는 공정, 상기 제 1 콘택홀상부에 제 2 콘택홀을 갖는 제 4 절연막을 형성하는 공정, 상기 제 2 콘택홀 표면 및 상기 제 4 절연막상에 제 2 반도체층을 형성하는 공정, 상기 제 2 반도체층을 에치백하여 상기 제 1, 제 2 콘택홀내 측면 및 상기 제 1 콘택홀 하면에 하부전극을 형성하는 공정, 상기 평탄보호막을 제거하는 공정, 상기 제 3, 제 4 절연막을 제거하는 공정, 상기 하부전극을 감싸도록 유전체막을 형성하는 공정, 상기 하부전극을 감싸도록 상기 유전체막상에 상부전극을 형성하는 공정을 포함하여 진행된다.
Description
본 발명은 반도체소자에 대한 것으로, 특히 커패시터의 높이를 높여서 정전용량을 증대시키기에 알맞은 커패시터 제조방법에 관한 것이다.
반도체소자의 고집적도에 따라서 커패시터의 면적은 줄어들더라도 커패시터의 정전용량은 일정양 확보되어야 한다. 이에 따라서 일정한 면적에서 커패시터의 용량을 증대시키기 위해서 높이를 높게하여서 용량을 증대시키는 방법이 있다. 본 발명은 이와 같이 커패시터의 높이를 높게하여 정전용량을 증대시키는 방법으로 차후에 이에 대하여 설명한다.
첨부 도면을 참조하여 종래 커패시터 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 방법에 따른 커패시터의 제조방법을 나타낸 공정단면도이다.
종래 커패시터 제조방법은 도 1a에 도시한 바와 같이 반도체기판(1)상에 제 1 층간절연막(2)을 증착하고 반도체기판(1)의 소정부분이 드러나도록 제 1 콘택홀을 형성한 후에 제 1 콘택홀내에 제 1 콘택플러그(3)를 형성한다.
이후에 제 1 콘택플러그(3)를 포함한 전면에 제 2 층간절연막(4)을 증착하고 제 1 콘택플러그(3)의 소정상부가 드러나도록 제 2 층간절연막(4)을 이방성 식각해서 제 2 콘택홀을 형성한 후에 제 2 콘택홀내에 제 2 콘택플러그(5)를 형성한다.
그리고 제 2 콘택플러그(5)를 포함한 제 2 층간절연막(4)상에 800Å 두께의 질화막(6)을 증착하고, 질화막(6)상에 제 3 증착절연막(7)을 증착한다.
다음에 제 3 층간절연막(7)상에 감광막(8)을 도포한 후에 노광 및 현상공정으로 제 2 콘택플러그(5) 및 그에 인접한 상측부분의 제 3 층간절연막(7)이 드러나도록 선택적으로 감광막(8)을 패터닝한다. 이때 드러나는 부분의 씨디(CD)는 0.23㎛이다.
그리고 도 1b에 도시한 바와 같이 패터닝된 감광막(8)을 마스크로 제 3 층간절연막(7)과 질화막(6)을 차례로 이방성 식각하여 제 2 콘택플러그(5) 및 그와 인접한 제 2 층간절연막(4)이 드러나도록 제 3 콘택홀을 한 후에 감광막(8)을 제거한다.
다음에 제 2 콘택플러그(5)를 포함한 전면에 폴리실리콘층(9)을 증착하고, 폴리실리콘층(9)상에 SOG(Spin On Glass)막(10)을 증착한다.
이후에 도 1c에 도시한 바와 같이 에치백으로 SOG막(10)을 제 3 층간절연막(7)상의 폴리실리콘층(9)이 드러나도록 에치백 한다. 이후에 제 3 층간절연막(7)이 드러나도록 폴리실리콘층(9)을 에치백하여서 질화막(6)과 제 3 층간절연막(7)이 식각된 제 3 콘택홀 측면에 폴리실리콘층(9)이 남도록 하여 스토리지노드(9a)를 형성한다.
이후에 도면에는 도시되지 않았지만 제 3 층간절연막(7)을 제거한 후에 스토리지노드(9a)를 감싸도록 유전체막을 형성하고, 스토리지노드(9a)를 감싸도록 유전체막상에 플레이트노드를 형성하여서 커패시터를 완성한다.
이때 커패시터의 용량을 늘리기 위해서 제 3 층간절연막(7)을 두껍게 증착할 경우에 이를 식각하기 위한 감광막(8)도 일정두께 이상이 되도록 도포해야 하고, 도포된 감광막(8)을 노광 및 현상공정으로 패터닝한다.
이후의 공정은 감광막(8) 패터닝후의 공정을 설명한 상기와 동일하다.
상기와 같은 종래 커패시터 제조방법은 다음과 같은 문제가 있다.
커패시터의 용량을 증대시키기 위해서 제 3 층간절연막을 높게 증착시킨 후에 이의 식각을 위한 감광막 패턴을 형성할 때 일정두께 이상이 되면 감광막을 노광하는 공정이 어렵고, 이에 따라서 원하는 패턴을 형성하기가 어렵다. 따라서 제 3 층간절연막에 홀을 형성하는 것이 어려워 높이의 증가로 인한 커패시터의 정전용량을 증가시키는 것이 어렵다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 불량없이 커패시터를 높게 형성하여 정전용량을 증대시킬 수 있는 커패시터 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1c는 종래 방법에 따른 커패시터의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2f는 본 발명의 실시예에 따른 커패시터의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 제 1 층간절연막
33 : 제 1 콘택플러그 34 : 제 2 층간절연막
35 : 제 2 콘택플러그 36 : 질화막
37a : 제 3 층간절연막 37b : 제 4 층간절연막
38,41 : 감광막 39a : 제 1 폴리실리콘층
39b : 제 2 폴리실리콘층 39 : 스토리지노드
40 : SOG막
상기와 같은 목적을 달성하기 위한 본 발명 커패시터 제조방법은 콘택플러그가 형성된 제 1 절연막상에 제 2 절연막과 제 3 절연막을 차례로 형성하는 공정, 상기 콘택플러그가 드러나도록 상기 제 2 절연막과 제 3 절연막에 제 1 콘택홀을 형성하는 공정, 상기 제 1 콘택홀 표면 및 상기 제 3 절연막상에 제 1 반도체층을 형성하는 공정, 상기 제 1 콘택홀내를 포함한 상기 제 1 반도체층상에 평탄화막을 형성하는 공정, 상기 제 3 절연막이 드러나도록 상기 평탄화막과 상기 제 1 반도체층을 차례로 에치백하는 공정, 상기 제 1 콘택홀상부에 제 2 콘택홀을 갖는 제 4 절연막을 형성하는 공정, 상기 제 2 콘택홀 표면 및 상기 제 4 절연막상에 제 2 반도체층을 형성하는 공정, 상기 제 2 반도체층을 에치백하여 상기 제 1, 제 2 콘택홀내 측면 및 상기 제 1 콘택홀 하면에 하부전극을 형성하는 공정, 상기 평탄보호막을 제거하는 공정, 상기 제 3, 제 4 절연막을 제거하는 공정, 상기 하부전극을 감싸도록 유전체막을 형성하는 공정, 상기 하부전극을 감싸도록 상기 유전체막상에 상부전극을 형성하는 공정을 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 커패시터의 제조방법에 대하여 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 커패시터의 제조방법을 나타낸 공정단면도이다.
본 발명 커패시터의 제조방법은 도 2a에 도시한 바와 같이 반도체기판(31)상에 제 1 층간절연막(32)을 증착하고 반도체기판(31)의 소정부분이 드러나도록 제 1 콘택홀을 형성한 후에 제 1 콘택홀내에 제 1 콘택플러그(33)를 형성한다. 이후에 제 1 콘택플러그(33)를 포함한 전면에 제 2 층간절연막(34)을 증착하고 제 1 콘택플러그(33)의 소정상부가 드러나도록 제 2 층간절연막(34)을 이방성 식각해서 제 2 콘택홀을 형성한 후에 제 2 콘택홀내에 제 2 콘택플러그(35)를 형성한다.
그리고 제 2 콘택플러그(35)를 포함한 제 2 층간절연막(34)상에 질화막(36)과 제 3 증착절연막(37a)을 차례로 증착한다.
다음에 제 3 층간절연막(37a)상에 감광막(38)을 도포한 후에 노광 및 현상공정으로 제 2 콘택플러그(35) 및 그에 인접한 상측부분의 제 3 층간절연막(37a)이 드러나도록 선택적으로 감광막(38)을 패터닝한다.
그리고 도 2b에 도시한 바와 같이 패터닝된 감광막(38)을 마스크로 제 3 층간절연막(37a)과 질화막(36)을 차례로 이방성 식각하여 제 2 콘택플러그(35) 및 그와 인접한 제 2 층간절연막(34)이 드러나도록 제 3 콘택홀을 한 후에 감광막(38)을 제거한다.
다음에 제 2 콘택플러그(35)를 포함한 전면에 제 1 폴리실리콘층(39a)을 증착하고, 제 1 폴리실리콘층(39a)상에 SOG(Spin On Glass)막(40)을 증착한다.
이후에 도 2c에 도시한 바와 같이 에치백으로 SOG막(40)을 제 3 층간절연막(37a)상의 제 1 폴리실리콘층(39a)이 드러나도록 에치백 한다. 이후에 제 3 층간절연막(37a)이 드러나도록 제 1 폴리실리콘층(39a)을 에치백하여서 질화막(36)과 제 3 층간절연막(37a)이 식각된 제 3 콘택홀 측면에 제 1 폴리실리콘층(39a)이 남도록 한다. 이와 같이 제 1 폴리실리콘층(39a)을 에치백할 때 제 3 콘택홀내부에 형성된 SOG막(40)의 식각이 더 진행되어서, 제 3 콘택홀 양측면 상부의 제 1 폴리실리콘층(39a)이 노출된다.
다음에 도 2d에 도시한 바와 같이 전면에 제 4 층간절연막(37b)을 증착하고 제 4 층간절연막(37b)상에 감광막(41)을 도포한 후에 노광 및 현상공정으로 상기 제 1 폴리실리콘층(39a)의 폭 상부의 제 4 층간절연막(37b)이 드러나도록 감광막(41)을 선택적으로 패터닝한다.
그리고 도 2e에 도시한 바와 같이 패터닝된 감광막(41)을 마스크로 제 4 층간절연막(37b)을 이방성 식각해서 제 4 콘택홀을 형성한 후에, 제 4 콘택홀을 포함한 제 4 층간절연막(37b)상에 제 2 폴리실리콘층(39b)을 증착한다.
이후에 도 2f에 도시한 바와 같이 제 2 폴리실리콘층(39b)을 에치백하여 제2 콘택플러그(35)와 접하도록 제 3, 제 4 콘택홀 측면 및 그 하부에 스토리지노드(39)를 형성한다. 이후에 평탄화막(40)을 습식각하여 제거한다.
이후에 도면에는 도시되지 않았지만 제 3, 제 4 층간절연막(37a,37b)를 제거하고, 스토리지노드(39)를 감싸도록 유전체막을 형성한 후에 스토리지노드(39)를 감싸도록 유전체막상에 플레이트노드를 형성하여서 커패시터를 완성한다.
상기와 같은 본 발명 커패시터의 제조방법은 다음과 같은 효과가 있다.
커패시터의 높이를 높게하기 위해서 두 번에 걸쳐서 층간절연막(제 3, 제 4 층간절연막)을 증착한 후 식각하는 것이므로 감광막의 높이를 낮게 도포하여도 되므로 패터닝 공정에 어려움이 없다.
이와 같이 두 번에 걸친 층간절연막의 증착 및 식각공정에 의해서 그 식각 시간의 증가에 따른 층간절연막 표면의 이그러짐 현상이 발생하는 것을 방지할 수 있다.
따라서 차후에 스토리지노드를 불량없이 높게 형성할 수 있으므로 커패시터의 정전용량을 증대시키기에 효과적이다.
Claims (2)
- 콘택플러그가 형성된 제 1 절연막상에 제 2 절연막과 제 3 절연막을 차례로 형성하는 공정,상기 콘택플러그가 드러나도록 상기 제 2 절연막과 제 3 절연막에 제 1 콘택홀을 형성하는 공정,상기 제 1 콘택홀 표면 및 상기 제 3 절연막상에 제 1 반도체층을 형성하는 공정,상기 제 1 콘택홀내를 포함한 상기 제 1 반도체층상에 평탄화막을 형성하는 공정,상기 제 3 절연막이 드러나도록 상기 평탄화막과 상기 제 1 반도체층을 차례로 에치백하는 공정,상기 제 1 콘택홀상부에 제 2 콘택홀을 갖는 제 4 절연막을 형성하는 공정,상기 제 2 콘택홀 표면 및 상기 제 4 절연막상에 제 2 반도체층을 형성하는 공정,상기 제 2 반도체층을 에치백하여 상기 제 1, 제 2 콘택홀내 측면 및 상기 제 1 콘택홀 하면에 하부전극을 형성하는 공정,상기 평탄보호막을 제거하는 공정,상기 제 3, 제 4 절연막을 제거하는 공정,상기 하부전극을 감싸도록 유전체막을 형성하는 공정,상기 하부전극을 감싸도록 상기 유전체막상에 상부전극을 형성하는 공정을 포함함을 특징으로 하는 커패시터 제조방법.
- 제 1 항에 있어서, 상기 제 2 절연막은 질화막으로 형성함을 특징으로 하는 커패시터 제조방법.
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